JPH04311244A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04311244A JPH04311244A JP3103810A JP10381091A JPH04311244A JP H04311244 A JPH04311244 A JP H04311244A JP 3103810 A JP3103810 A JP 3103810A JP 10381091 A JP10381091 A JP 10381091A JP H04311244 A JPH04311244 A JP H04311244A
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- JP
- Japan
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- signal
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- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、テストモード等の複
数のモードを有するマイクロコンピュータに関するもの
である。
数のモードを有するマイクロコンピュータに関するもの
である。
【０００２】
【従来の技術】図２は従来のマイクロコンピュータのブ
ロック図であり、図において、１はＣＰＵ、２はアドレ
スバス、３はデータバス、４はモード切換信号、５ａは
上記アドレスバス２に接続されたアドレスデコーダ、６
はレジスタ、７は機能回路、８は上記アドレスデコーダ
５ａの出力で、上記レジスタ６に供給されるアクセス信
号、９は上記レジスタ６の出力で、上記機能回路７に出
力される制御信号、１１はモード切換手段で、モード設
定レジスタにより構成されている。なお、モード切換信
号４はモード設定レジスタ１２から出力されるものか、
あるいは外部から入力されるものか、あるいはその両方
を組み合わせたものであり、その用途としてはマイコン
の場合、シングルチップモード（通常モード），マイク
ロプロセッサモード，エバチップモードなどのモード切
換を行う。具体的には、このモード切換信号４は端子の
機能の切換を行う。
ロック図であり、図において、１はＣＰＵ、２はアドレ
スバス、３はデータバス、４はモード切換信号、５ａは
上記アドレスバス２に接続されたアドレスデコーダ、６
はレジスタ、７は機能回路、８は上記アドレスデコーダ
５ａの出力で、上記レジスタ６に供給されるアクセス信
号、９は上記レジスタ６の出力で、上記機能回路７に出
力される制御信号、１１はモード切換手段で、モード設
定レジスタにより構成されている。なお、モード切換信
号４はモード設定レジスタ１２から出力されるものか、
あるいは外部から入力されるものか、あるいはその両方
を組み合わせたものであり、その用途としてはマイコン
の場合、シングルチップモード（通常モード），マイク
ロプロセッサモード，エバチップモードなどのモード切
換を行う。具体的には、このモード切換信号４は端子の
機能の切換を行う。
【０００３】次に動作について説明する。ここでは、レ
ジスタ６にデータを書き込む場合について説明する。Ｃ
ＰＵ１はアドレスバス２にレジスタ６の配置されている
アドレスデータを出力すると同時にデータバス３にレジ
スタ６に格納されるデータを出力する。
ジスタ６にデータを書き込む場合について説明する。Ｃ
ＰＵ１はアドレスバス２にレジスタ６の配置されている
アドレスデータを出力すると同時にデータバス３にレジ
スタ６に格納されるデータを出力する。
【０００４】アドレスデコーダ５ａはアドレスバス２の
データをデコードしアクセス信号８を出力する。このア
クセス信号８によって、データバス３上のデータがレジ
スタ６に格納される。これによって制御信号９の状態が
変化し、機能回路７の動作が変化する。
データをデコードしアクセス信号８を出力する。このア
クセス信号８によって、データバス３上のデータがレジ
スタ６に格納される。これによって制御信号９の状態が
変化し、機能回路７の動作が変化する。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、レジスタ６
はモード切換信号４によらずにアクセス可能なため、機
能回路７の動作の変化をテストモード等の特定のモード
時に限定できず、通常モードなどの別のモード時に誤っ
てアクセスした場合に機能回路７の動作が変化し誤動作
につながるなどの問題点があった。
ュータは以上のように構成されているので、レジスタ６
はモード切換信号４によらずにアクセス可能なため、機
能回路７の動作の変化をテストモード等の特定のモード
時に限定できず、通常モードなどの別のモード時に誤っ
てアクセスした場合に機能回路７の動作が変化し誤動作
につながるなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、テストモードなど特定のモード
時にのみ動作の変更ができ（アクセスでき）、テストを
容易にするが、通常モードなどのその他のモード時には
動作の変更を不可能にし（アクセスできず）、誤ってア
クセスしても誤動作に至らないレジスタを有するマイク
ロコンピュータを得ることを目的とする。
ためになされたもので、テストモードなど特定のモード
時にのみ動作の変更ができ（アクセスでき）、テストを
容易にするが、通常モードなどのその他のモード時には
動作の変更を不可能にし（アクセスできず）、誤ってア
クセスしても誤動作に至らないレジスタを有するマイク
ロコンピュータを得ることを目的とする。
【０００７】
【課題を解決するための手段】モード切換信号４によっ
て、ＣＰＵ１のデータを格納するレジスタ６へのアクセ
ス信号８の出力を禁止する禁止回路（ＡＮＤゲ−ト１０
）を設けたものである。
て、ＣＰＵ１のデータを格納するレジスタ６へのアクセ
ス信号８の出力を禁止する禁止回路（ＡＮＤゲ−ト１０
）を設けたものである。
【０００８】
【作用】本発明における禁止回路（ＡＮＤゲート１０）
は、テストモードなど特定のモード時には、モード切換
信号４によってアドレスデコーダ５からのアクセス信号
８を出力してレジスタ６をアクセスする。通常モード時
には、このアクセス信号８を禁止する。
は、テストモードなど特定のモード時には、モード切換
信号４によってアドレスデコーダ５からのアクセス信号
８を出力してレジスタ６をアクセスする。通常モード時
には、このアクセス信号８を禁止する。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１はＣＰＵ、２はアドレスバス、
３はデータバス、４はモード切換信号、５は上記アドレ
スバス２に接続されたアドレスデコーダ、６はレジスタ
、７は機能回路、８は上記アドレスデコーダ５の出力で
アクセス信号、９は上記レジスタ６の出力で上記機能回
路７に接続された制御信号、１０は一つの入力が上記ア
ドレスデコーダ５の出力８に、もう一つの入力がモード
切換信号４に接続され、出力が上記レジスタ６に接続さ
れたＡＮＤゲートであり、本願の禁止回路を構成し、１
１はモード切換手段、１２はモード設定レジスタである
。
する。図１において、１はＣＰＵ、２はアドレスバス、
３はデータバス、４はモード切換信号、５は上記アドレ
スバス２に接続されたアドレスデコーダ、６はレジスタ
、７は機能回路、８は上記アドレスデコーダ５の出力で
アクセス信号、９は上記レジスタ６の出力で上記機能回
路７に接続された制御信号、１０は一つの入力が上記ア
ドレスデコーダ５の出力８に、もう一つの入力がモード
切換信号４に接続され、出力が上記レジスタ６に接続さ
れたＡＮＤゲートであり、本願の禁止回路を構成し、１
１はモード切換手段、１２はモード設定レジスタである
。
【００１０】次に動作について説明する。まず第二のモ
ード（テストモード，マイクロプロセッサモード，エバ
チップモード時）の場合、モード切換信号４は“１”に
なっているものとする。このときＣＰＵ１はアドレスバ
ス２に、レジスタ６の配置されているアドレスデータを
出力すると同時にデータバス３にレジスタ６に格納され
るデータを出力する。
ード（テストモード，マイクロプロセッサモード，エバ
チップモード時）の場合、モード切換信号４は“１”に
なっているものとする。このときＣＰＵ１はアドレスバ
ス２に、レジスタ６の配置されているアドレスデータを
出力すると同時にデータバス３にレジスタ６に格納され
るデータを出力する。
【００１１】アドレスデコーダ５はアドレスバス２のア
ドレスをデコードしアクセス信号８を出力する。モード
切換信号４は“１”になっているため、禁止回路として
のＡＮＤゲート１０の出力にはアクセス信号８が現われ
、これによってデータバス３のデータがレジスタ６に書
き込まれる。これによって制御信号９の状態が変化し、
機能回路７の動作が変化する。
ドレスをデコードしアクセス信号８を出力する。モード
切換信号４は“１”になっているため、禁止回路として
のＡＮＤゲート１０の出力にはアクセス信号８が現われ
、これによってデータバス３のデータがレジスタ６に書
き込まれる。これによって制御信号９の状態が変化し、
機能回路７の動作が変化する。
【００１２】次に第一のモード（通常モード時等）を考
える。この時モード切換信号４は“０”になっているも
のとする。ＣＰＵ１はアドレスバス２にレジスタ６の配
置されているアドレスデータを出力すると同時にデータ
バス３にレジスタ６に格納されるデータを出力する。
える。この時モード切換信号４は“０”になっているも
のとする。ＣＰＵ１はアドレスバス２にレジスタ６の配
置されているアドレスデータを出力すると同時にデータ
バス３にレジスタ６に格納されるデータを出力する。
【００１３】アドレスデコーダ５はアドレスバス２のア
ドレスをデコードし、アクセス信号８を出力する。モー
ド切換信号４は“０”になっているため禁止回路として
のＡＮＤゲート１０の出力は常に“０”となり、データ
バス３のデータはレジスタ６に書き込まれない。したが
って制御信号９の状態は変化せず、機能回路７の動作も
変化しない。
ドレスをデコードし、アクセス信号８を出力する。モー
ド切換信号４は“０”になっているため禁止回路として
のＡＮＤゲート１０の出力は常に“０”となり、データ
バス３のデータはレジスタ６に書き込まれない。したが
って制御信号９の状態は変化せず、機能回路７の動作も
変化しない。
【００１４】なお、上記実施例ではアドレスデコーダ５
の出力８を、ＡＮＤゲート１０により制御するとして説
明したが、アドレスデコーダ５自身のデコード条件にモ
ード切換信号４を加え禁止回路として構成してもよい。
の出力８を、ＡＮＤゲート１０により制御するとして説
明したが、アドレスデコーダ５自身のデコード条件にモ
ード切換信号４を加え禁止回路として構成してもよい。
【００１５】
【発明の効果】以上のように本発明によれば、モード切
換信号によってアドレスデコーダからのアクセス信号を
禁止することができるように構成したので、テストモー
ド等の特定モード時には機能回路の動作を変更すること
ができ、テストを容易にするが、通常モード時には上記
アクセス信号の禁止により動作の変更を不可能にし誤動
作を防ぐことができるという効果がある。
換信号によってアドレスデコーダからのアクセス信号を
禁止することができるように構成したので、テストモー
ド等の特定モード時には機能回路の動作を変更すること
ができ、テストを容易にするが、通常モード時には上記
アクセス信号の禁止により動作の変更を不可能にし誤動
作を防ぐことができるという効果がある。
【図１】本発明の一実施例におけるマイクロコンピュー
タを示すブロック図である。
タを示すブロック図である。
【図２】従来のマイクロコンピュータを示すブロック図
である。
である。
１ ＣＰＵ
２ アドレスバス
３ データバス
４ モード切換信号
５ アドレスデコーダ
６ レジスタ
７ 機能回路
８ アクセス信号
９ 制御信号
１０ ＡＮＤゲート
Claims (1)
- 【請求項１】 モード切換信号と、ＣＰＵと、このＣ
ＰＵからのアドレスデータをデコードしてアクセス信号
を出力するアドレスデコーダと、上記アクセス信号にも
とづき上記ＣＰＵからのデータを格納するレジスタと、
このレジスタからの制御信号にもとづき状態が変化する
機能回路とを備えたマイクロコンピュータにおいて、上
記モード切換信号によって上記アクセス信号の出力を禁
止する禁止回路を設けたことを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103810A JPH04311244A (ja) | 1991-04-09 | 1991-04-09 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103810A JPH04311244A (ja) | 1991-04-09 | 1991-04-09 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311244A true JPH04311244A (ja) | 1992-11-04 |
Family
ID=14363760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3103810A Pending JPH04311244A (ja) | 1991-04-09 | 1991-04-09 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3697540A (en) * | 1968-09-16 | 1972-10-10 | Fuji Photo Film Co Ltd | Chromenopyrazol and process for preparation thereof |
-
1991
- 1991-04-09 JP JP3103810A patent/JPH04311244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3697540A (en) * | 1968-09-16 | 1972-10-10 | Fuji Photo Film Co Ltd | Chromenopyrazol and process for preparation thereof |
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