JPH0213345B2 - - Google Patents
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- Publication number
- JPH0213345B2 JPH0213345B2 JP56079190A JP7919081A JPH0213345B2 JP H0213345 B2 JPH0213345 B2 JP H0213345B2 JP 56079190 A JP56079190 A JP 56079190A JP 7919081 A JP7919081 A JP 7919081A JP H0213345 B2 JPH0213345 B2 JP H0213345B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- external memory
- signal
- address signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 11
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7864—Architectures of general purpose stored program computers comprising a single central processing unit with memory on more than one IC chip
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は、内部メモリと外部メモリアドレスを
有するシングルチツプマイクロコンピユータに関
し、更にはそのモード切換装置の改良に関するも
のである。
有するシングルチツプマイクロコンピユータに関
し、更にはそのモード切換装置の改良に関するも
のである。
従来の内部メモリと外部メモリアドレスを有す
るシングルチツプマイクロコンピユータは、外部
メモリのアドレスをアクセスする場合、外部から
モード切換信号を入力し、入出力（以下Ｉ／Ｏと
いう）端子をアドレスバスに切換えている。この
モード切換信号の入力は使いにくくわずらわしい
欠点があつた。
るシングルチツプマイクロコンピユータは、外部
メモリのアドレスをアクセスする場合、外部から
モード切換信号を入力し、入出力（以下Ｉ／Ｏと
いう）端子をアドレスバスに切換えている。この
モード切換信号の入力は使いにくくわずらわしい
欠点があつた。
また、アドレスバスモードに切換えた場合には
Ｉ／Ｏポートを使用することができない欠点があ
つた。
Ｉ／Ｏポートを使用することができない欠点があ
つた。
本発明は、前記欠点を除去するためになされた
ものであり、その特徴は、アドレス信号を内部で
デコードし、このアドレス信号が外部メモリのア
ドレス信号がそれとも内部メモリのアドレス信号
かを検出して外部メモリのアドレスの場合だけ外
部にアドレス信号を出力する手段を備えたことに
ある。
ものであり、その特徴は、アドレス信号を内部で
デコードし、このアドレス信号が外部メモリのア
ドレス信号がそれとも内部メモリのアドレス信号
かを検出して外部メモリのアドレスの場合だけ外
部にアドレス信号を出力する手段を備えたことに
ある。
以下、実施例により本発明を詳細に説明する。
第１図は、本発明の一実施例の回路構成を示す
図であり、１はアドレスバス、２はデコード、３
はＩ／Ｏポート使用可能時検出アンドゲート回
路、４は外部メモリ９アドレス信号検出用アンド
ゲート回路、５はインバータ、６はオアゲート回
路、７はアドレス信号若しくはＩ／Ｏの出力用バ
ツフア、８はＩ／Ｏの入力用バツフア、９は外部
メモリ、ＡはＩ／Ｏポート出力データ信号、AB
はアドレス信号、SSは外部メモリセレクト信号、
BCはバツフア７，８の切換信号、AioはＩ／Ｏポ
ート入力データ信号である。
図であり、１はアドレスバス、２はデコード、３
はＩ／Ｏポート使用可能時検出アンドゲート回
路、４は外部メモリ９アドレス信号検出用アンド
ゲート回路、５はインバータ、６はオアゲート回
路、７はアドレス信号若しくはＩ／Ｏの出力用バ
ツフア、８はＩ／Ｏの入力用バツフア、９は外部
メモリ、ＡはＩ／Ｏポート出力データ信号、AB
はアドレス信号、SSは外部メモリセレクト信号、
BCはバツフア７，８の切換信号、AioはＩ／Ｏポ
ート入力データ信号である。
次に、本実施例の動作を説明する。
まず、マイクロコンピータからの外部メモリセ
レクト信号でデコーダ２を通して外部メモリ９を
動作状態にする。
レクト信号でデコーダ２を通して外部メモリ９を
動作状態にする。
次に、アドレス信号がデコード２に入力される
と、このデコーダ２からアドレス信号が外部メモ
リ９のアドレス信号であれば、例えばロウレベル
の信号を、そうでないときはハイレベルの信号が
出力され、それぞれアンドゲート回路３及び４に
入力される。いまロウレベルの信号が前記アンド
ゲート回路３及び４に入力されたとすると、アン
ドゲート回路３はアンド条件が成立せず、アンド
ゲート回路４はアンド条件が成立してゲートし、
外部メモリ９のアドレス信号を検出し、オアゲー
ト回路６、バツフア７を介して外部にアドレス信
号を出力する。ハイレベルの信号が前記アンドゲ
ート回路３及び４に入力さると、アンドゲート回
路３のアンド条件が成立してゲートされ、Ｉ／Ｏ
ポート使用可能時であることが検出され、アドレ
ス信号は外部に出力されず、Ｉ／Ｏポート出力デ
ータ信号Ａがオアゲート回路６、バツフア７を介
して外部に出力されるか、外部からバツフア８を
介して、Ｉ／Ｏポート入力データ信号Aioが入力
され、アドレス信号をＩ／Ｏとして使用される。
例えば、ランプ表示、キーボード等のデータを内
部に取り込む。
と、このデコーダ２からアドレス信号が外部メモ
リ９のアドレス信号であれば、例えばロウレベル
の信号を、そうでないときはハイレベルの信号が
出力され、それぞれアンドゲート回路３及び４に
入力される。いまロウレベルの信号が前記アンド
ゲート回路３及び４に入力されたとすると、アン
ドゲート回路３はアンド条件が成立せず、アンド
ゲート回路４はアンド条件が成立してゲートし、
外部メモリ９のアドレス信号を検出し、オアゲー
ト回路６、バツフア７を介して外部にアドレス信
号を出力する。ハイレベルの信号が前記アンドゲ
ート回路３及び４に入力さると、アンドゲート回
路３のアンド条件が成立してゲートされ、Ｉ／Ｏ
ポート使用可能時であることが検出され、アドレ
ス信号は外部に出力されず、Ｉ／Ｏポート出力デ
ータ信号Ａがオアゲート回路６、バツフア７を介
して外部に出力されるか、外部からバツフア８を
介して、Ｉ／Ｏポート入力データ信号Aioが入力
され、アドレス信号をＩ／Ｏとして使用される。
例えば、ランプ表示、キーボード等のデータを内
部に取り込む。
以上、説明したように、本発明によれば、アド
レス信号を内部でデコードし、外部メモリのアド
レスか、それとも内部メモリのアドレスかを検出
し、外部メモリのアドレスの場合のみ外部にアド
レスを出力するようにし、また外部メモリのアド
レスでないとき、即ちアドレスバスとして使用し
ないときにアドレス信号をＩ／Ｏとして使用でき
るようにしたので、モード切換信号をマイクロコ
ンピユータに入力しなくてもよく、ユーザは内部
メモリ，外部メモリの区別なく使用できる。また
マイクロコンピユータを有効に使用できる。
レス信号を内部でデコードし、外部メモリのアド
レスか、それとも内部メモリのアドレスかを検出
し、外部メモリのアドレスの場合のみ外部にアド
レスを出力するようにし、また外部メモリのアド
レスでないとき、即ちアドレスバスとして使用し
ないときにアドレス信号をＩ／Ｏとして使用でき
るようにしたので、モード切換信号をマイクロコ
ンピユータに入力しなくてもよく、ユーザは内部
メモリ，外部メモリの区別なく使用できる。また
マイクロコンピユータを有効に使用できる。
第１図は、本発明の一実施例の回路構成であ
る。 １…アドレスバス、２…デコーダ、３…Ｉ／Ｏ
ポート使用可能時検出用アンドゲート回路、４…
外部メモリのアドレス信号検出用アンドゲート回
路、５…インバータ、６…オアゲート回路、７…
アドレス信号若しくはＩ／Ｏの出力用バツフア、
８…Ｉ／Ｏ入力用バツフア、９…外部メモリ。
る。 １…アドレスバス、２…デコーダ、３…Ｉ／Ｏ
ポート使用可能時検出用アンドゲート回路、４…
外部メモリのアドレス信号検出用アンドゲート回
路、５…インバータ、６…オアゲート回路、７…
アドレス信号若しくはＩ／Ｏの出力用バツフア、
８…Ｉ／Ｏ入力用バツフア、９…外部メモリ。
Claims (1)
- １ 内部メモリと、外部メモリのアドレス端子及
び他の装置のデータ端子が共通接続される入出力
端子とを少なくとも持つシングルチツプマイクロ
コンピユータであつて、アドレスバスに接続され
アドレス信号をデコードするデコード回路と、上
記デコード回路の出力によつて動作制御され出力
バツフアに供給する信号を選択する選択回路と、
上記入出力端子に入力端子が接続された入力バツ
フア回路とを備え、上記デコード回路は、アドレ
ス信号が上記外部メモリのアドレス信号の場合に
上記外部メモリに選択信号を供給するようにさ
れ、上記選択回路は、上記アドレス信号が上記外
部メモリのアドレス信号であるときの上記デコー
ド回路の出力に応じて上記出力バツフア回路にア
ドレス信号を供給するようにされてなることを特
徴とするシングルチツプマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079190A JPS57196363A (en) | 1981-05-27 | 1981-05-27 | Automatic switching device of single chip microcomputer mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079190A JPS57196363A (en) | 1981-05-27 | 1981-05-27 | Automatic switching device of single chip microcomputer mode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196363A JPS57196363A (en) | 1982-12-02 |
| JPH0213345B2 true JPH0213345B2 (ja) | 1990-04-04 |
Family
ID=13683051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56079190A Granted JPS57196363A (en) | 1981-05-27 | 1981-05-27 | Automatic switching device of single chip microcomputer mode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57196363A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
-
1981
- 1981-05-27 JP JP56079190A patent/JPS57196363A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196363A (en) | 1982-12-02 |
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