JPH04271136A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH04271136A
JPH04271136A JP3259991A JP3259991A JPH04271136A JP H04271136 A JPH04271136 A JP H04271136A JP 3259991 A JP3259991 A JP 3259991A JP 3259991 A JP3259991 A JP 3259991A JP H04271136 A JPH04271136 A JP H04271136A
Authority
JP
Japan
Prior art keywords
gold
plated
electrode
semiconductor device
gate
Prior art date
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Pending
Application number
JP3259991A
Other languages
English (en)
Inventor
Koji Fujioka
藤岡　孝司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3259991A priority Critical patent/JPH04271136A/ja
Publication of JPH04271136A publication Critical patent/JPH04271136A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Wire Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はマイクロ波電界効果ト
ランジスタ（以下ＦＥＴと呼ぶ）などの半導体装置の電
極構造ならびに接続方法に関するものである。
【０００２】
【従来の技術】図３は従来のマイクロ波ＦＥＴの側断面
図、図４は図３のＦＥＴを４個の並列動作させた場合の
平面図、図５は図４のＶ−Ｖ線における断面図である。 図において、１ｂはゲート電極、２ｂはソース電極、３
ｂはドレイン電極、４は半導体基板、５は裏面電極、６
はソース電極２ｂと裏面電極５を接続するバイアホール
、７はパッケージ、８ａは入力整合回路基板、８ｂは出
力整合回路基板、９は金ワイヤ、１０は上記符号１から
６をまとめて示すＦＥＴである。
【０００３】次に動作について説明する。入力されたマ
イクロ波電力は入力整合回路８ａにより整合され、金ワ
イヤ９によりＦＥＴ１０に入力される。ＦＥＴ１０で増
幅されたマイクロ波電力は、金ワイヤ９により出力整合
回路８ｂによって整合され出力される。
【０００４】即ち、高出力を得るためにＦＥＴ１０のト
ータルゲート幅が大きくなるように、ＦＥＴ１０を複数
個（図の場合は４個）並列動作させ出力合成を行ってい
る。
【０００５】
【発明が解決しようとする課題】従来のマイクロＦＥＴ
は以上のように構成されているので、金ワイヤを用いて
整合回路基板へ接続しなければならず、ワイヤのインダ
クタンスにより、ＦＥＴの特性が損なわれ、整合が狭帯
になる等の問題点があった。また、金ワイヤの形状やボ
ンディング位置ずれ等によるばらつきにより、特性にば
らつきが生じ歩留りが低下するという問題点があった。 また、高出力を得るために複数チップを並列動作させる
ことにより、増幅器の構成が大形になるという問題点も
あった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、半導体装置入出力部のインダク
タンスを低減できるとともに特性ばらつきを低減しかつ
並列動作が容易に構成できる半導体装置を得ることを目
的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、ゲート、ソース、ドレイン電極の金めっきを厚く
するとともにゲート、ドレイン電極をリボン状に引出し
たものである。
【０００８】
【作用】この発明における半導体装置は、金リボンによ
り入出力部が接続される為、インダクタンスが低減され
、また、ワイヤボンディング工程を省略できるため特性
ばらつきの低減が期待できる。
【０００９】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１ａはリボン状に金め
っきを施したゲート電極、２ａはポスト状に厚く金めっ
きを施したソース電極、３ａはリボン状に金めっきを施
したドレイン電極である。なお、その他の符号は前記従
来のものと同一につきその説明は省略する。
【００１０】図２は図１の半導体装置を２個並列接続さ
せた場合の側断面図である。なお、図中符号は図１の上
記実施例１と同一につき説明は省略する。
【００１１】実施例２．なお、上記実施例１では電界効
果トランジスタの場合について説明したが、バイポーラ
トランジスタにおいても同様の効果を奏する。
【００１２】
【発明の効果】以上のようにこの発明によれば、ゲート
、ドレイン電極を金めっきによりリボン状に引出し、整
合回路基板への接続を金ワイヤなしで接続したので、半
導体装置の特性を損なうことなく増幅器等が構成できる
効果がある。また、ばらつきの低減による歩留りの向上
が期待できる。
【００１３】さらに、２個の並列接続が容易に構成でき
るので、同一面積で２倍の出力が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例によるＦＥＴを示す側断面
図である。
【図２】図１のＦＥＴを並列接続する場合の側断面図で
ある。
【図３】従来のＦＥＴの側断面図である。
【図４】図３のＦＥＴを４個並列実装した場合の平面図
である。
【図５】図４のＶ−Ｖ線における断面図である。
【符号の説明】
１ａ　　ゲート電極 ２ａ　　ソース電極 ３ａ　　ドレイン電極 ４　　半導体基板 ５　　裏面電極 ６　　バイアホール

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ゲート、ソース、ドレイン電極を有す
    るマイクロ波電界効果トランジスタにおいて、各ボンデ
    ィングパッド上の金めっき厚みを厚くするとともに、ゲ
    ート、ドレイン電極より、リボン状に電極を引出したこ
    とを特徴とする半導体装置
JP3259991A 1991-02-27 1991-02-27 半導体装置 Pending JPH04271136A (ja)

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JP3259991A JPH04271136A (ja) 1991-02-27 1991-02-27 半導体装置

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JP3259991A JPH04271136A (ja) 1991-02-27 1991-02-27 半導体装置

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JPH04271136A true JPH04271136A (ja) 1992-09-28

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