JPS58115842A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58115842A JPS58115842A JP21119881A JP21119881A JPS58115842A JP S58115842 A JPS58115842 A JP S58115842A JP 21119881 A JP21119881 A JP 21119881A JP 21119881 A JP21119881 A JP 21119881A JP S58115842 A JPS58115842 A JP S58115842A
- Authority
- JP
- Japan
- Prior art keywords
- beam lead
- longitudinal direction
- parts
- frequency current
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4822—Beam leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ビームリード電極を有する半導体装置に係り
、特に超高周波電界効果トランジスタに関する。
、特に超高周波電界効果トランジスタに関する。
（２）技術の背景
電極素子の接続に関して従来から２つの方式が既知であ
った。すなわち第１の方式はワイヤによる接続と第２の
方式はビームリードによる接続である。
った。すなわち第１の方式はワイヤによる接続と第２の
方式はビームリードによる接続である。
第１の方式については、第１図（ａ）、 （ｂｌにおい
て半導体チップ２の電極部の接続にワイヤ１が用いられ
ているが、高周波領域の接続においてはワイヤ１による
インダクタンス（Ｌ）が大きいことにより高周波電流を
妨げる大きな要因となっている。
て半導体チップ２の電極部の接続にワイヤ１が用いられ
ているが、高周波領域の接続においてはワイヤ１による
インダクタンス（Ｌ）が大きいことにより高周波電流を
妨げる大きな要因となっている。
また、第２の方式においては、リード部がビーム状であ
るために、インダクタンスは低く高周波電流に対しても
インピーダンスは低くてすむ、しかもその工程において
、すなわち半導体チップにビームリードをポンディング
する際に、ワイヤポンディングに比較して、チップに加
わるストレスが少なくてすむために、チップ部位に歪の
発生が少ないという特徴を有している。
るために、インダクタンスは低く高周波電流に対しても
インピーダンスは低くてすむ、しかもその工程において
、すなわち半導体チップにビームリードをポンディング
する際に、ワイヤポンディングに比較して、チップに加
わるストレスが少なくてすむために、チップ部位に歪の
発生が少ないという特徴を有している。
（３）従来技術と問題点
従来、ビームリード化において出力の大きなたとえば超
高周波電界効果トランジスタであるガリウムヒ素（Ｇａ
Ａｓ）ＦＥＴの如きパワーデバイスではゲート素子もそ
れに伴って増えてくるため長手方向（第２図〜）のｙ軸
方向）にビームが長くなる形状を有することとなってし
まい、ポンディングの際、短手方向（第２図（ｂ）のＸ
軸方向）へは容易に曲げられたが、長手方向への折り曲
げは困難であった。また、このためビームリードを長手
方向に曲げたとき半導体チップの接触部に無理な力が加
わり、ビームリードがしばしば半導体チップ部から剥離
したり、外部回路とのポンディング部が折損したりする
弊害を生じていた。
高周波電界効果トランジスタであるガリウムヒ素（Ｇａ
Ａｓ）ＦＥＴの如きパワーデバイスではゲート素子もそ
れに伴って増えてくるため長手方向（第２図〜）のｙ軸
方向）にビームが長くなる形状を有することとなってし
まい、ポンディングの際、短手方向（第２図（ｂ）のＸ
軸方向）へは容易に曲げられたが、長手方向への折り曲
げは困難であった。また、このためビームリードを長手
方向に曲げたとき半導体チップの接触部に無理な力が加
わり、ビームリードがしばしば半導体チップ部から剥離
したり、外部回路とのポンディング部が折損したりする
弊害を生じていた。
（４）発明の目的
本発明は、上記従来の欠点に鑑み、パワーデ１＜イスに
おいてビームリードの形状が長手方向に長くなっている
にも拘わらず、これを長手方向に沿って容具に折り曲げ
やすくしたリード電極を有する半導体装置を提供するこ
とを目的する。
おいてビームリードの形状が長手方向に長くなっている
にも拘わらず、これを長手方向に沿って容具に折り曲げ
やすくしたリード電極を有する半導体装置を提供するこ
とを目的する。
（５）発明の構成
本発明の特徴は、ビームリード電極を有する半導体装置
に係り、特にそのビームリードのチ・ノブ接続部と外部
回路とのボンディング部の中間部位に孔もしくは凹部を
設けたビームリードを有する半導体装置を提供すること
によって達成される。
に係り、特にそのビームリードのチ・ノブ接続部と外部
回路とのボンディング部の中間部位に孔もしくは凹部を
設けたビームリードを有する半導体装置を提供すること
によって達成される。
（６）発明の実施例
以下、本発明の一実施例を図面によって説明す１
る。
る。
第２図は本発明の超高周波電界効果トランジスタの構造
を示す図であり、（ａ）、 （ｂ）は各々正面図、平面
図を示す。
を示す図であり、（ａ）、 （ｂ）は各々正面図、平面
図を示す。
同図（ａ）、 （ｂ）において、２枚のビームリード電
極３はメッキ法で作りその厚さは１０μｍ〜３０μｍで
あり、長手方向に沿った一方の側辺に設けられた半導体
チップ接触部３ａにおいて、半導体チップ２のドレイン
ポンディングパッド４とゲートポンディングパッド５と
接続されており、またビームリード電極３は他の側辺に
設けられたボンディング部３ｂにおいて、絶縁用セラミ
ック６上に銀ロウ等で接着して配設され、さらに絶縁用
セラミック６上に配設しである厚さ数μｍ程度の極めて
薄い金（Ａｕ＞ストリップライン（図中略す）にて結線
が施されている。
極３はメッキ法で作りその厚さは１０μｍ〜３０μｍで
あり、長手方向に沿った一方の側辺に設けられた半導体
チップ接触部３ａにおいて、半導体チップ２のドレイン
ポンディングパッド４とゲートポンディングパッド５と
接続されており、またビームリード電極３は他の側辺に
設けられたボンディング部３ｂにおいて、絶縁用セラミ
ック６上に銀ロウ等で接着して配設され、さらに絶縁用
セラミック６上に配設しである厚さ数μｍ程度の極めて
薄い金（Ａｕ＞ストリップライン（図中略す）にて結線
が施されている。
なお、同図（ａ）においてセラミック６の厚さくおよそ
０．２ｎ程度）と半導体チップ２の厚さくおよそ５０μ
ｍ程度）とに比較的大きな高低差が設けられているため
、両者をビームリード電極３で連結するについては、図
示の如く、ビームリード電極３は必然的にＳ字形ないし
階段形に折り曲げざるを得なくなっている。
０．２ｎ程度）と半導体チップ２の厚さくおよそ５０μ
ｍ程度）とに比較的大きな高低差が設けられているため
、両者をビームリード電極３で連結するについては、図
示の如く、ビームリード電極３は必然的にＳ字形ないし
階段形に折り曲げざるを得なくなっている。
次に同図伽）′において、ポンディングされている半導
体チップ接触部３ａを有するビームリード電極３の中央
部において、しかも高周波電流通過部を避けた領域にお
いて、複数の孔７が長２手方向に沿って離設されている
。また、隣接する２個のゲートポンディングパッド部５
に挾まれた部分にソース端子８が形成されている。第２
図（Ｃ）には上記実施例の斜視図を示す。
体チップ接触部３ａを有するビームリード電極３の中央
部において、しかも高周波電流通過部を避けた領域にお
いて、複数の孔７が長２手方向に沿って離設されている
。また、隣接する２個のゲートポンディングパッド部５
に挾まれた部分にソース端子８が形成されている。第２
図（Ｃ）には上記実施例の斜視図を示す。
第３図はビームリード電極３のＩＣ等における外部回路
とのポンディングの工程を示す図であり、（ａｌはビー
ムリーグにより上部からプレスされる前の超高周波電界
効果トランジスタの形状を図示したもので、半導体チッ
プ２とビームリード電極３との半導体チップ接触部３ａ
におけるポンディングは既に済んでいる。２個のセラミ
ックの適切な間隔内に配置されたチップ２は同図 山）
の如く上側からビームリーグにプレスされるため、ドレ
インポンディングパッド部４とゲートポンディングパッ
ド部５の両パッド部において斜め上方に押し曲げられ、
さらに同図（０）の如く円形の穴７を有する部分を中心
として同図伽）と逆方向にすなわち斜め下方に折り曲げ
られポンディングアドレスに従って外部回路へのボンデ
ィング部３ａにおいて正確に外部回路とポンディングさ
れる。
とのポンディングの工程を示す図であり、（ａｌはビー
ムリーグにより上部からプレスされる前の超高周波電界
効果トランジスタの形状を図示したもので、半導体チッ
プ２とビームリード電極３との半導体チップ接触部３ａ
におけるポンディングは既に済んでいる。２個のセラミ
ックの適切な間隔内に配置されたチップ２は同図 山）
の如く上側からビームリーグにプレスされるため、ドレ
インポンディングパッド部４とゲートポンディングパッ
ド部５の両パッド部において斜め上方に押し曲げられ、
さらに同図（０）の如く円形の穴７を有する部分を中心
として同図伽）と逆方向にすなわち斜め下方に折り曲げ
られポンディングアドレスに従って外部回路へのボンデ
ィング部３ａにおいて正確に外部回路とポンディングさ
れる。
なお、孔もしくは凹部７の形状はたとえば第４図（ａｌ
、 （ｂ）の如く矩形、楕円形等折り曲げやすければ任
意であるが、取り付は位置は図示の如く高周波電流の通
過部分を避けた位置にもうけることが望まれている。
、 （ｂ）の如く矩形、楕円形等折り曲げやすければ任
意であるが、取り付は位置は図示の如く高周波電流の通
過部分を避けた位置にもうけることが望まれている。
（７）発明の効果
上述のように、本発明によれば、ビームリード方式の電
界効果トランジスタにおける長手方向に長いビームリー
ド電極のボンディング部の折り曲げが孔もしくは凹部の
形成により安全かつ容具に可能となり、またポンディン
グパッド部の剥離も阻止が可能となり、かつ半導体チッ
プ２に対するストレスも減少できる。さらに、ビームリ
ード電極の使用により、アース部分とのストレー容量の
低減化にも効果がある。
界効果トランジスタにおける長手方向に長いビームリー
ド電極のボンディング部の折り曲げが孔もしくは凹部の
形成により安全かつ容具に可能となり、またポンディン
グパッド部の剥離も阻止が可能となり、かつ半導体チッ
プ２に対するストレスも減少できる。さらに、ビームリ
ード電極の使用により、アース部分とのストレー容量の
低減化にも効果がある。
第１図は従来からのワイヤ方式による電界効果型トラン
ジスタの電極の接続を示すもので、（ａｌは側面図、（
ｂ）は斜視図、第２図は本発明の超高周波電界効果型ト
ランジスタの一実施例の構造を示すもので、（ａ）、
（ｂ）、 （ｅ）はそれぞれ断面図、平面図および斜視
図、第３図１８）、 （ｂ）、 （ｅ）はビームリード
電極のボンディング形成工程を示す断面図、第４図（ａ
）、 （ｂ）は本発明のビームリード電極の実際の回路
での他の具体例を示す平面図１ある ２・・・半導体チップ、３・・・ビームリード電極、７
・・・孔。 特許出願人 富士通株式会社 ｐ ’
ジスタの電極の接続を示すもので、（ａｌは側面図、（
ｂ）は斜視図、第２図は本発明の超高周波電界効果型ト
ランジスタの一実施例の構造を示すもので、（ａ）、
（ｂ）、 （ｅ）はそれぞれ断面図、平面図および斜視
図、第３図１８）、 （ｂ）、 （ｅ）はビームリード
電極のボンディング形成工程を示す断面図、第４図（ａ
）、 （ｂ）は本発明のビームリード電極の実際の回路
での他の具体例を示す平面図１ある ２・・・半導体チップ、３・・・ビームリード電極、７
・・・孔。 特許出願人 富士通株式会社 ｐ ’
Claims (1)
- 【特許請求の範囲】 半導体素子の一極部から導出されたビームリードを有す
る半導体装置において、前記ビームリーＩで ド占孔もしくは凹部が配設されてなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21119881A JPS58115842A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21119881A JPS58115842A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115842A true JPS58115842A (ja) | 1983-07-09 |
Family
ID=16601991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21119881A Pending JPS58115842A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115842A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996582A (en) * | 1988-09-14 | 1991-02-26 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor for microstrip mounting and microstrip-mounted transistor assembly |
| EP0683520A2 (de) * | 1994-05-13 | 1995-11-22 | ANT Nachrichtentechnik GmbH | Verfahren zur Herstellung einer Anordnung zur Kontaktierung von planaren Hochfrequenzleitungen und Anordnung zur Kontaktierung von planaren Hochfrequenzleitungen |
| US5481899A (en) * | 1992-09-10 | 1996-01-09 | Texas Instruments Incorporated | Pressure differential downset apparatus |
| CN112951799A (zh) * | 2021-02-05 | 2021-06-11 | 长鑫存储技术有限公司 | 封装基板及具有其的半导体结构 |
| EP4060728A4 (en) * | 2021-02-05 | 2023-03-08 | Changxin Memory Technologies, Inc. | PACKAGING SUBSTRATE AND SEMICONDUCTOR STRUCTURE WITH A PACKAGING SUBSTRATE |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498171A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS51140478A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | Lead frame |
-
1981
- 1981-12-28 JP JP21119881A patent/JPS58115842A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498171A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS51140478A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | Lead frame |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996582A (en) * | 1988-09-14 | 1991-02-26 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor for microstrip mounting and microstrip-mounted transistor assembly |
| US5481899A (en) * | 1992-09-10 | 1996-01-09 | Texas Instruments Incorporated | Pressure differential downset apparatus |
| EP0683520A2 (de) * | 1994-05-13 | 1995-11-22 | ANT Nachrichtentechnik GmbH | Verfahren zur Herstellung einer Anordnung zur Kontaktierung von planaren Hochfrequenzleitungen und Anordnung zur Kontaktierung von planaren Hochfrequenzleitungen |
| EP0683520A3 (de) * | 1994-05-13 | 1998-02-25 | Robert Bosch Gmbh | Verfahren zur Herstellung einer Anordnung zur Kontaktierung von planaren Hochfrequenzleitungen und Anordnung zur Kontaktierung von planaren Hochfrequenzleitungen |
| CN112951799A (zh) * | 2021-02-05 | 2021-06-11 | 长鑫存储技术有限公司 | 封装基板及具有其的半导体结构 |
| EP4060728A4 (en) * | 2021-02-05 | 2023-03-08 | Changxin Memory Technologies, Inc. | PACKAGING SUBSTRATE AND SEMICONDUCTOR STRUCTURE WITH A PACKAGING SUBSTRATE |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR860000410B1 (ko) | 반도체장치 및 그 조립방법 | |
| US6602778B2 (en) | Apparatus and methods for coupling conductive leads of semiconductor assemblies | |
| US5473514A (en) | Semiconductor device having an interconnecting circuit board | |
| JPH08195329A (ja) | 集積回路における薄膜チップコンデンサ及びその製造方法 | |
| GB1112604A (en) | Method of making contact to semiconductor arrangements | |
| US6392305B1 (en) | Chip scale package of semiconductor | |
| US6433424B1 (en) | Semiconductor device package and lead frame with die overhanging lead frame pad | |
| JP2000156451A (ja) | 半導体装置、その半導体装置を複数実装した半導体装置ユニット、その半導体装置の検査方法及び半導体装置の製造方法 | |
| JPS58115842A (ja) | 半導体装置 | |
| JPH08213614A (ja) | Ｍｏｓ技術電力デバイスチィップ及びパッケージ組立体 | |
| US6054753A (en) | Plastic-encapsulated semiconductor device equipped with LOC package structure | |
| JPS61274333A (ja) | 半導体装置 | |
| JPH0774278A (ja) | セラミック・パッケージ組立部品 | |
| JPH04233244A (ja) | 集積回路アセンブリ | |
| JPS61183936A (ja) | 半導体装置 | |
| JPS622628A (ja) | 半導体装置 | |
| JPS63202948A (ja) | リ−ドフレ−ム | |
| JPS59175145A (ja) | リ−ドフレ−ム | |
| JP3665609B2 (ja) | 半導体装置及びその半導体装置を複数個実装した半導体装置ユニット | |
| JPH1140728A (ja) | リードフレーム及びそのリードフレームを用いた電子部品並びにその電子部品の製造方法 | |
| JPH05251513A (ja) | 半導体装置 | |
| JPS6032769Y2 (ja) | 半導体素子 | |
| JP2504051B2 (ja) | 電界効果トランジスタ | |
| JPH10209226A (ja) | 半導体部材、及び半導体チップ | |
| JPH0358461A (ja) | 半導体素子用容器 |