JPH04195449A - ダイレクト・メモリ・アクセス転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータを用いた装置において
、入出力するデータを直接メモリに読み書きするダイレ
クト・メモリ・アクセス（以下、ＤＭＡと称す）転送制
御装置に関するものである。

（従来の技術） −ｅに、マイクロコンピュータにおいて、従来のＤＭＡ
転送制御装置は、メモリアドレスを指定するレジスタと
、メモリアドレスの増減分を指定するレジスタと、転送
回数を指定するレジスタを有し、ある一定量のメモリ空
間と、入出力装置との間のデータ転送を行うよう構成さ
れていた。そして、ある一定量のデータ転送量をブロッ
クと称し、ブロック数を指定するレジスタを持ち、各ブ
ロックのメモリアドレスをメモリ上に作成し、そのメモ
リアドレスを指定するレジスタを持って、複数のブロッ
クをプロセッサの介入なしにメモリと入出力装置間でデ
ータ転送を行っていた。

第２図は、メモリ上のデータ配置を示す図である。

この第２図において、ＡＯ，Ａｌは転送するデータのブ
ロックの先頭メモリアドレスであり、ａは前記メモリア
ドレスを連続して格納している空間の先頭メモリアドレ
スである。また、ｍは１ブロツク毎のデータ転送回数、
ｎは転送ブロック数、Ｃは各データ転送後、メモリアド
レスに加える増分量である。更に、（１）〜（ｍ）、（
ｍ＋１）〜（２ｍ）はデータ転送順序を示すものであり
、（１）のデータからデータ転送を開始するよう構成さ
れている。

第３図は、第２図のように配置したデータを出力装置に
送出する場合のデータ順序を説明する図である。

先ず、ＤＭＡ転送制御装置は、最初に転送すべきデータ
のメモリアドレスＡＯをメモリから読み込む。このアド
レスをメモリアドレスとし、ｍ回の転送を行う。次に転
送すべきデータのメモリアドレスＡ１を読み、続いてｍ
回転送を行う。以上のようにして、ｎ個のメモリブロッ
クを転送した後、ＤＭＡ転送制御装置はプロセッサに対
し、転送の終了を通知する。

また、ここで上記の値ａ、ｃ、ｍ、ｎはプロセッサが転
送動作に先立ってＤＭＡ転送制御装置に設定する必要が
あり、Ａｌ、Ａ２．・・・のメモリアドレスも同様にメ
モリ上に書き込んでおく必要がある。

第４図は以上の転送動作を説明するフローチャートであ
る。

即ち、ステップ８１〜Ｓ３がプロセッサの動作であり、
ステップ８４〜ｓ９がＤＭＡ転送制御装置の動作である
。

先ず、プロセッサはメモリアドレスＡＯ。

Ａｌ、・・・をメモリに書き込み（ステップＳｌ）、更
にａ、ｃ、ｍ、ｎをＤＭＡ転送制御装置に設定する（ス
テップＳ２）。次いで、プロセッサはＤＭＡ転送制御装
置に動作開始を指示する（ステップＳ３）。

次に、ＤＭＡ転送制御装置はブロックのメモリアドレス
ＡＯ，Ａｌ、・・・を読み（ステップＳ４）、更にメモ
リからデータを読んで出力装置に転送する（ステップＳ
５）。

そして、このデータ転送がｍ回行われたか否かを判定し
くステップＳ６）、ｍ回のデータ転送が完了していない
場合はメモリアドレスなＣだけ更新しくステップＳ７）
、ステップＳ　５’に戻る。

また、ステップＳ６において、ｍ回のデータ転送が完了
した場合は、これがｎ個のブロックの転送を完了したか
否かを判定しくステップｓ８）、完了していない場合は
ステップｓ４に戻って、各ブロック毎のデータ転送を行
う。

そして、ステップＳ８においてｎ個のブロックの転送動
作が完了した場合、ＤＭＡ転送制御装置は転送の終了を
プロセッサに通知する（ステップＳ９）。

（発明が解決しようとする課題） しかしながら、上記従来のＤＭＡ転送制御装置で、例え
ば画像データ等の２次元データをＤＭＡ転送する場合、
プロセッサ処理に時間を要すると共に、ＤＭＡ転送中、
メモリを読み出す時間も要し、また、メモリの使用効率
が悪いという問題があった。

第５図、第６図はこのような２次元データを説明する図
である。

ここで、第５図は１ドツト当り１ビツトの情報を持つ２
次元データの構成例であり、縦横のドツトサイズ、Ｘド
ツト、Ｙドツトの領域中に斜線で示したＸドツト、Ｘド
ツトの部分に有効なデータがある。

また、第６図は２次元データのメモリ配置図である。

このような２次元データの構成において、メモリの読み
書き単位をＷビットとし、Ｗビット単位で連続してメモ
リを読み書きする場合のメモリアドレスの増減量をＣ２
全データの先頭メモリアドレスをＡＯとする。

上述したように、第５図中の斜線の部分が有効なデータ
部であるため、第６図に示すように、ある一定量Ｘドツ
ト即ちｘ／Ｗ回のメモリ読み書き量のデータが連続した
メモリ空間に配置され、その次にＸ−ｘドツト即ち（Ｘ
−ｘ）／ｗ回のメモリ読み書き分のデータが連続した空
間に配置される。そして、それ以降は前記の量の有効デ
ータと無効データが繰り返して連続した空間に配置され
る。

このようなデータを従来のＤＭＡ転送制御装置によって
ＤＭＡ転送しようとした場合、プロセッサが、予めメモ
リ上にｙドツト分のメモリアドレスを設定しなければな
らないため、その処理時間が必要となり、またＤＭＡ転
送中、縦方向の転送を開始する前にＤＭＡ転送制御装置
がメモリアドレスを読む時間を要する。更に、メモリの
使用効率が低下してしまうといった問題点も有していた
。

本発明は上記従来の問題点を解決するためになされたも
ので、入出力データを高速に転送することができると共
に、メモリの使用効率を高めることのできるＤＭＡ転送
制御装置を提供することを目的とする。

（課題を解決するための手段） 本発明装置は、メモリにおける入出力データのメモリア
ドレスを指定するメモリアドレス指定レジスタと、前記
メモリアドレスの第１の増減量を指定する第１の増減量
指定レジスタと、前記データの第１の転送回数を指定す
る第１の転送回数指定レジスタと、前記メモリアドレス
の第２の増減量を指定する第２の増減量指定レジスタと
、前記データの第２の転送回数を指定する第２の転送回
数指定レジスタと、前記メモリアドレス指定レジスタの
指定する先頭メモリアドレスと、前記第１の増減量指定
レジスタの指定するメモリアドレスの第１の増減量と、
前記第１の転送回数指定レジスタの指定する第１の転送
回数に基づき、連続的な１ブロツクのデータ転送を行い
、かつ、前記第２の増減量指定レジスタの指定するメモ
リアドレスの第２の増減量と、前記第２の転送回数指定
レジスタの指定する第２の転送回数に基づき、前記１ブ
ロツク毎のメモリアドレスと、転送回数を指定してデー
タ転送を行うアドレスレジスタ設定制御回路とを設けた
ものである。

（作用） 本発明装置は、ＤＭＡ転送時のメモリの先頭メモリアド
レスをメモリアドレス指定レジスタで指定する。そして
、この先頭メモリアドレスから連続的な１ブロツクのデ
ータ転送を行うメモリアドレスの増減量を第１の増減量
指定レジスタで指定し、その転送回数を第１の転送回数
指定レジスタで指定する。

また、１ブロツク毎のメモリアドレスの増減量と転送回
数を、第２の増減量指定レジスタと第２の転送回数指定
レジスタで指定し、これらのアドレス設定制御をアドレ
スレジスタ設定制御回路が行う。

従って、プロセッサによるメモリへのアドレス設定およ
びＤＭＡ転送制御装置によるメモリの領域参照の動作が
不要となり、高速なデータ転送が行える。また、例えば
、有効データと無効データが繰り返されるデータの転送
であっても、有効データを１ブロツクとし、この１ブロ
ツク毎のメモリアドレスの増減量と転送回数を適宜な値
に設定すれば、有効データのみの転送を行うことができ
るため、メモリの有効利用を図ることが出来る。

（実施例） 以下、本発明の実施例を図面を参照して詳細に説明する
。

第１図は本発明のＤＭＡ転送制御装置１００を示す構成
図である。

図の装置は、メモリアドレス指定レジスタ１と、第１の
増減量指定レジスタ２と、第１の転送回数指定レジスタ
３と、第２の増減量指定レジスタ４と、第２の転送回数
指定レジスタ５と、アドレスレジスタ設定制御回路６と
、転送タイミング制御回路７と、加減算回路８．９と、
ドライバまたはレシーバ１０．１１とで構成されている
。

メモリアドレス指定レジスタ１は、ＤＭＡ転送時のメモ
リ１２内の先頭アドレス等のアドレスを指定するレジス
タである。

第１の増減量指定レジスタ２は、メモリアドレスの第１
の増減量を保持するレジスタで、この第１の増減量指定
レジスタ２と、加減算回路８とによって連続したメモリ
アドレスを生成するよう構成されている。

第１の転送回数指定レジスタ３は、第１の転送回数を保
持するレジスタで、連続したメモリアドレス空間のデー
タ転送回数を指定するレジスタである。

第２の増減量指定レジスタ４は、メモリアドレスの第２
の増減量を保持するレジスタで、この第２の増減量指定
レジスタ４と、加減算回路９とによって、予め定められ
た不連続のメモリアドレスを生成するよう構成されてい
る。

第２の転送回数指定レジスタ５は、第２の転送回数を保
持するレジスタで、予め定められた不連続のメモリブロ
ックの転送数を指定するレジスタである。

アドレスレジスタ設定制御回路６は、メモリアドレス指
定レジスタ１の指定する先頭メモリアドレスと、第１の
増減量指定レジスタ２の指定するメモリアドレスの増減
量と、第１の転送回数指定レジスタ３の指定する転送回
数に基づき、連続的なデータ転送を行い、かつ、第２の
増減量指定レジスタ４の指定するメモリアドレスの増減
量と、第２の転送回数指定レジスタ５の指定する転送回
数に基づき、連続的なデータ転送を１ブロツクとし、こ
の１ブロツク毎のメモリアドレスと転送回数を指定して
データ転送を行う制御回路である。

転送タイミング制御回路７は、所定のタイミングパルス
を生成し、これをアドレスレジスタ設定制御回路６に出
力するパルス発生回路である。

ドライバまたはレシーバ１０．１１は、ＤＭＡ転送制御
装置１００と、プロセッサ１３、メモリ１２等の信号の
授受を行うデバイスである。

また、プロセッサ１３とメモリ１２とはアドレスバス１
４およびデータバス１５で接続されている。

次に動作について説明する。

第７図に各部の信号のタイムチャートを示す。

この第７図において、■はメモリアドレス指定レジスタ
１の出力信号、Ｇは加減算回路８の出力信号で、信号Ｉ
のアドレスに第１の増減量ＣＯを加算したアドレスの信
号である。また、Ｈは加減算回路９の出力信号で、信号
工のアドレスに第２の増減量Ｃ１を加算したアドレスの
信号である。

更に、Ｆｇ、Ｆｈ、Ｆｄはアドレスレジスタ設定制御回
路６の出力信号、Ｅは転送タイミング制御回路７の出力
信号であり、これら信号は第１図中の各部の出力信号に
対応している。

また、第１図中の、Ａ、Ｂはプロセッサ１３がメモリ１
２を読み書きするためのアドレスバス１４の信号および
データバスの信号、ＣはＤＭＡ転送制御装置１００への
書き込み指示信号、Ｄは各レジスタへの後述するａ、Ｃ
Ｏ，ＣＩ、ｍ、ｎの値を設定するための設定信号である
。

先ず、第７図に示すタイミングに先立って、プロセッサ
１３が、メモリアドレス指定レジスタ１、第１の増減量
指定レジスタ２、第２の増減量指定レジスタ４、第１の
転送回数指定レジスタ３、第２の転送回数指定レジスタ
５の各レジスタに対し、先頭メモリアドレスａ、第１の
増減量ＣＯ５第２の増減量Ｃ１、ｌブロックのデータ転
送回数ｍ、１ブロック毎のデータ転送回数ｎの値を設定
する。

そして、信号Ｅは図に示すように、各転送サイクル毎に
タイミング信号が発生する信号であり、タイミング信号
は全データの転送に対して合計量Ｘｎ回発生する。

アドレスレジスタ設定制御回路６は、転送開始よりｍ−
１回信号Ｅに同期して信号Ｆｇを発生させ、メモリアド
レス指定レジスタ１の値を各転送サイクル毎に００分増
加させる。更に、ｍ回目には信号Ｅに同期してＦｈ信号
を発生させ、メモリアドレス指定レジスタ１の値をＣ１
分増加させる。また、信号Ｆｄは、図中には表れていな
いが先頭メモリアドレスａを決定するためのタイミング
信号を発生させている。

メモリアドレス指定レジスタ１は、このような信号Ｆｇ
、Ｆｈ、Ｆｄに基づき、加減算回路８の出力信号Ｇ、加
減算回路９の出力信号Ｈ１先頭メモリアドレスａを示す
信号りのいずれかを信号設定してデータ転送を行う。

第８図は以上の転送動作を説明するフローチャートであ
る。

即ち、ステップＳｌｌ〜Ｓ１３がプロセッサ１３の動作
であり、ステップ３１４〜Ｓ１９がＤＭＡ転送制御装置
１００の動作である。

先ず、プロセッサ１３はａ、ＣＯ，ｍ、ｎをＤＭＡ転送
制御装置１００に設定しくステップ５ｌｌ）、更にＣ１
をＤＭＡ転送制御装置１００に設定する（ステップ５１
２）次いで、プロセッサ１３はＤＭＡ転送制御装置１０
０に動作開始を指示する（ステップ５１３）。

次に、ＤＭＡ転送制御装置１００はメモリ１２からデー
タを読んで出力装置に転送を開始する（ステップ５１４
）。

そして、このデータ転送がｍ回行われたか否かを判定し
くステップ５１５）、ｍ回のデータ転送が完了していな
い場合はメモリアドレスなＣＯだけ更新しくステップ５
１６）、ステップＳ１４に戻る。即ち、１ブロツクのデ
ータ転送が完了するまでこれを行う。

１ブロツクのデータ転送が完了した場合、即ちステップ
Ｓ１５において、ｍ回のデータ転送が完了した場合は、
これがｎ個のブロックの転送を完了したか否かを判定し
くステップ５１７）、完了していない場合は、メモリア
ドレスを０１だけ更新しくステップ、８１８）、ステッ
プＳ１４に戻って、各ブロック毎のデータ転送を行う。

そして、ステップＳ１７においてｎ個のブロックの転送
動作が完了した場合、ＤＭＡ転送制御装置１００は転送
の終了をプロセッサ１３に通知する（ステップ５１９）
。

以上に動作から明らかなように、本実施例では、従来必
要であった、メモリへのプロセッサによるメモリアドレ
スの書き込みと、この書き込まれたメモリアドレスのＤ
ＭＡ転送制御装置による読み込みの動作が不要となる。

次に、本実施例を第５図に示した２次元データの転送動
作に適用した場合の動作を説明する。

第９図に２次元データのメモリ配置図を示す。

この第９図において、メモリ１２の読み書き単位をＷビ
ットとし、Ｗビット単位で連続してメモリ１２を読み書
きする場合のメモリアドレスの増減量（＝第１の増減量
）をＣＯ１全データの先頭メモリアドレスを８とする。

従って、先ず従来と同様に、ある一定量Ｘドツト即ちｘ
　／　ｗ回のメモリ読み書き量のデータが連続したメモ
リ空間に配置される。しかし、第２の増減量Ｃ１の値を
、ＣＩ＝　（（ｘ／ｗ）＋１）　ｘＣＯと設定すること
により、従来の無効データ部分（第６図における（Ｘ−
ｘ）７ｗの部分）は転送されず、ｘ　／　ｗ回のメモリ
読み書き量のデータが連続し、２次元の有効データ部分
（第５図における斜線部分）のみの転送を行うことがで
きる。

尚、上記実施例では、ＤＭＡ転送を行うデータとして２
次元データを例にとって説明したが、このようなデータ
のみに限定されるものではなく、他のデータで有っても
同様の効果を奏し、特に有効データ部分と無効データ部
分が連続するようなデータ転送に有効である。

（発明の効果） 以上詳細に説明したように本発明によれば、ブロック毎
のメモリアドレスと転送回数を指定するレジスタを備え
、これらレジスタの指定するメモリアドレスと転送回数
に基づいてＤＭＡ転送を行うようにしたので、従来必要
であったプロセッサによるメモリへのアドレス設定およ
びＤＭＡ転送制御装置によるその設定領域の参照が不要
となり、データのＤＭＡ転送の高速化が図れると共に、
メモリの使用効率を高めることができる。

【図面の簡単な説明】

第１図は、本発明装置のブロック図、第２図はメモリ上
のデータ配置の説明図、第３図はデータ転送時のデータ
順序の説明図、第４図は従来のＤＭＡ転送制御装置の動
作フローチャート、第５図は２次元データの説明図、第
６図は２次元データのメモリ配置図、第７図は本発明装
置の各部のタイミングチャート、第８図は本発明装置の
動作フローチャート、第９図は本発明装置による２次元
データのメモリ配置図である。 １・・・メモリアドレス指定レジスタ、２・・・第１の
増減量指定レジスタ、 ３・・・第１の転送回数指定レジスタ、４・・・第２の
増減量指定レジスタ、 ５・・・第２の転送回数指定レジスタ、６・・・アドレ
スレジスタ設定制御回路、１２・・・メモリ、１３・・
・プロセッサ。 特許出願人　沖電気工業株式会社 第４図 ２次元ブーツのメ千ソ配五図 第６図 オり老明咬Ｉの動作フローチャート 第８図

Claims (1)

1. 【特許請求の範囲】 メモリにおける入出力データのメモリアドレスを指定す
   るメモリアドレス指定レジスタと、前記メモリアドレス
   の第１の増減量を指定する第１の増減量指定レジスタと
   、 前記データの第１の転送回数を指定する第１の転送回数
   指定レジスタと、 前記メモリアドレスの第２の増減量を指定する第２の増
   減量指定レジスタと、 前記データの第２の転送回数を指定する第２の転送回数
   指定レジスタと、 前記メモリアドレス指定レジスタの指定する先頭メモリ
   アドレスと、前記第１の増減量指定レジスタの指定する
   メモリアドレスの第１の増減量と、前記第１の転送回数
   指定レジスタの指定する第１の転送回数に基づき、連続
   的な１ブロックのデータ転送を行い、かつ、前記第２の
   増減量指定レジスタの指定するメモリアドレスの第２の
   増減量と、前記第２の転送回数指定レジスタの指定する
   第２の転送回数に基づき、前記１ブロック毎のメモリア
   ドレスと、転送回数を指定してデータ転送を行うアドレ
   スレジスタ設定制御回路とを設けたことを特徴とするダ
   イレクト・メモリ・アクセス転送制御装置。