JPH04192805A - 多段アンプ - Google Patents
多段アンプInfo
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- JPH04192805A JPH04192805A JP2323725A JP32372590A JPH04192805A JP H04192805 A JPH04192805 A JP H04192805A JP 2323725 A JP2323725 A JP 2323725A JP 32372590 A JP32372590 A JP 32372590A JP H04192805 A JPH04192805 A JP H04192805A
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- electrodes
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/602—Combinations of several amplifiers
- H03F3/604—Combinations of several amplifiers using FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ(FET)等が多段接続
されて構成される多段アンプに関するものである。
されて構成される多段アンプに関するものである。
従来、この種の多段アンプとしては、例えば、衛星通信
システムの受信回路に使用されるものがある。第5図は
この多段アンプの半導体基板上における配線パターンを
示している。このパターンは下記の文献 ”GaAs ICSymposium Tech、 D
jgest、1990 ’の「パルス・ドープG a
A s M E S F E Tを使用したXバンド・
モノリシック・L N A (X−BandMonol
lthjc Pour−9tage LNA with
Pu1se−dopedGaAs MESFETs)
Jという論文のFig、7に記載されたものである。
システムの受信回路に使用されるものがある。第5図は
この多段アンプの半導体基板上における配線パターンを
示している。このパターンは下記の文献 ”GaAs ICSymposium Tech、 D
jgest、1990 ’の「パルス・ドープG a
A s M E S F E Tを使用したXバンド・
モノリシック・L N A (X−BandMonol
lthjc Pour−9tage LNA with
Pu1se−dopedGaAs MESFETs)
Jという論文のFig、7に記載されたものである。
この多段アンプは4つのFET1〜4が4段に接続され
た4段アンプである。各FETI〜4はソース電極S、
ドレイン電極り、ゲート電極Gを備えて構成され、1つ
の半導体基板にモノリシックに形成されている。図面の
左側から右側へ向かって一定の規則に従った配線パター
ンが繰り返し形成されることにより、初段のFETIか
ら最終段のFET4までが多段接続されている。
た4段アンプである。各FETI〜4はソース電極S、
ドレイン電極り、ゲート電極Gを備えて構成され、1つ
の半導体基板にモノリシックに形成されている。図面の
左側から右側へ向かって一定の規則に従った配線パター
ンが繰り返し形成されることにより、初段のFETIか
ら最終段のFET4までが多段接続されている。
また、この他に、集積回路(IC)内の複数個のFET
を用いて多段アンプを構成する場合がある。この種のI
Cは、デュアルインラインパッケージ等のパッケージ内
に多数のFETを備えている。また、キャンパッケージ
等のパッケージ内に個別に形成されたFETを複数個用
いて多段アンプを構成する場合もある。
を用いて多段アンプを構成する場合がある。この種のI
Cは、デュアルインラインパッケージ等のパッケージ内
に多数のFETを備えている。また、キャンパッケージ
等のパッケージ内に個別に形成されたFETを複数個用
いて多段アンプを構成する場合もある。
しかしながら、半導体基板にモノリシックに形成された
第5図に示される従来の多段アンプには次のような課題
が有った。つまり、FETI〜4の各ソース電極Sには
各2本の配線パターンが接続されており、しかも、これ
ら各配線パターンのそれぞれにVIAホールHが接続さ
れている。このため、半導体基板上に配線パターンが占
める面積が増加し、また、VIAホールHの数の増加に
よって製造歩留まりが低下していた。
第5図に示される従来の多段アンプには次のような課題
が有った。つまり、FETI〜4の各ソース電極Sには
各2本の配線パターンが接続されており、しかも、これ
ら各配線パターンのそれぞれにVIAホールHが接続さ
れている。このため、半導体基板上に配線パターンが占
める面積が増加し、また、VIAホールHの数の増加に
よって製造歩留まりが低下していた。
また、ICパッケージ内の複数個のFETを用いて構成
された上記従来の多段アンプは、モノリシックに形成さ
れた上記の多段アンプに比較し、アンプ・サイズが大形
化していた。また、個別FETを複数個用いて構成され
た上記従来の多段アンプにあっては、各FETが別々に
製造されているため、各FETの特性にバラツキが生し
ていた。
された上記従来の多段アンプは、モノリシックに形成さ
れた上記の多段アンプに比較し、アンプ・サイズが大形
化していた。また、個別FETを複数個用いて構成され
た上記従来の多段アンプにあっては、各FETが別々に
製造されているため、各FETの特性にバラツキが生し
ていた。
このため、多段アンプの特性は安定しなかった。
本発明はこのような課題を解消するためになされたもの
で、複数個のトランジスタから構成され、入力信号を多
段増幅して出力する多段アンプにおいて、各トランジス
タはある1点を中心とする周囲にモノリシックに形成さ
れ、各トランジスタの所定電極はこの中心部において電
気的に接続されているものである。
で、複数個のトランジスタから構成され、入力信号を多
段増幅して出力する多段アンプにおいて、各トランジス
タはある1点を中心とする周囲にモノリシックに形成さ
れ、各トランジスタの所定電極はこの中心部において電
気的に接続されているものである。
各トランジスタの所定電極から中心部までの距離は短い
ため、これら電極部分の各配線パターンは短くなる。ま
た、これら各電極は中心部1カ所において電気的に接続
されているため、VIAホール数は減少する。
ため、これら電極部分の各配線パターンは短くなる。ま
た、これら各電極は中心部1カ所において電気的に接続
されているため、VIAホール数は減少する。
また、各トランジスタは同一製造工程においてモノリシ
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなる。
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなる。
第1図は本発明の第1の実施例による多段アンプの配線
パターンを示す平面図であり、この多段アンプはMMI
C(モノリシックφマイクロ波・IC)の基本回路を構
成している。
パターンを示す平面図であり、この多段アンプはMMI
C(モノリシックφマイクロ波・IC)の基本回路を構
成している。
多段アンプは半導体チップ11上に形成された2個のM
ESFET (ショットキ・ゲート型FET)12.1
3から構成されている。これら各FET12,13は半
導体チップ11の中心部の周囲に対向してモノリシック
に形成されている。各FET12.13にはソース電極
12a、13a。
ESFET (ショットキ・ゲート型FET)12.1
3から構成されている。これら各FET12,13は半
導体チップ11の中心部の周囲に対向してモノリシック
に形成されている。各FET12.13にはソース電極
12a、13a。
ドレイン電極12b、13bおよびゲート電極12c、
13(が備えられている。ここで、各ソース電極12a
、13aは、ソース・スタブ14゜15により、半導体
チップ11の中心部において相互に電気的に接続されて
いる。さらに、この接続部はVIAホール16を介して
半導体チップ11の裏面に形成されたアースパター>i
:I!電気的接続されている。
13(が備えられている。ここで、各ソース電極12a
、13aは、ソース・スタブ14゜15により、半導体
チップ11の中心部において相互に電気的に接続されて
いる。さらに、この接続部はVIAホール16を介して
半導体チップ11の裏面に形成されたアースパター>i
:I!電気的接続されている。
ソース・スタブ14,15は各FET12゜13の増幅
動作時に直列帰還回路として作用するものであり、狭帯
域アンプの実現に際して重要なものである。しかし、こ
れら各ソース・スタブ14.15は必ずしも必要とされ
るものではなく、これら各ソース・スタブ14,15を
設けずに各ソース電極12a、13gを直接VIAホー
ル16に接続しても良い。
動作時に直列帰還回路として作用するものであり、狭帯
域アンプの実現に際して重要なものである。しかし、こ
れら各ソース・スタブ14.15は必ずしも必要とされ
るものではなく、これら各ソース・スタブ14,15を
設けずに各ソース電極12a、13gを直接VIAホー
ル16に接続しても良い。
上記半導体チップ11はセラミック基板上に実装されて
おり、各FET12.13はこのセラミック基板上に形
成された配線パターンによって多段接続されている。こ
の多段接続により、第2図の等価回路に示される2段ア
ンプが形成されている。すなわち、FET12のゲート
電極12cにつながるゲート配線パターン12dには、
ボンディングワイヤを介してマイクロストリップ線路1
7が接続されている。このマイクロストリップ線路17
の一端には外部入力信号か与えられる入力パッド18が
形成されている。また、FET12のソース電極12a
は上述したようにソース・スタブ14を介して接地され
ている。また、FET12のドレイン電極12bはポン
デイグワイヤを介してマイクロストリップ線路19に接
続されており、さらに、このマイクロストリップ線路1
9はボンディングワイヤを介してチップコンデンサ20
の一電極に接続されている。
おり、各FET12.13はこのセラミック基板上に形
成された配線パターンによって多段接続されている。こ
の多段接続により、第2図の等価回路に示される2段ア
ンプが形成されている。すなわち、FET12のゲート
電極12cにつながるゲート配線パターン12dには、
ボンディングワイヤを介してマイクロストリップ線路1
7が接続されている。このマイクロストリップ線路17
の一端には外部入力信号か与えられる入力パッド18が
形成されている。また、FET12のソース電極12a
は上述したようにソース・スタブ14を介して接地され
ている。また、FET12のドレイン電極12bはポン
デイグワイヤを介してマイクロストリップ線路19に接
続されており、さらに、このマイクロストリップ線路1
9はボンディングワイヤを介してチップコンデンサ20
の一電極に接続されている。
また、チップコンデンサ20の他方の電極はボンディン
グワイヤを介してマイクロストリップ線路21に接続さ
れている。このマイクロストリップ線路21の他端は、
ボンディングワイヤを介してFET13のゲート配線パ
ターン13dに接続されており、ゲート電極13cにつ
ながっている。
グワイヤを介してマイクロストリップ線路21に接続さ
れている。このマイクロストリップ線路21の他端は、
ボンディングワイヤを介してFET13のゲート配線パ
ターン13dに接続されており、ゲート電極13cにつ
ながっている。
また、FET13のソース電極13dは上述したように
ソース・スタブ15を介して接地されている。また、F
ET13のドレイン電極13bはボンディングワイヤを
介してマイクロストリップ線路22に接続されている。
ソース・スタブ15を介して接地されている。また、F
ET13のドレイン電極13bはボンディングワイヤを
介してマイクロストリップ線路22に接続されている。
このマイクロストリップ線路22は、多段アンプの増幅
信号が出力される出力パッド23に接続されている。
信号が出力される出力パッド23に接続されている。
なお、第1図に示される配線パターンにおいては、各F
ET12.13に電源を供給する給電回路パターンが省
略されている。つまり、実際には、各ゲート電極12c
、13cに電源Vggを印加する配線パターン、および
各ドレイン電極12b。
ET12.13に電源を供給する給電回路パターンが省
略されている。つまり、実際には、各ゲート電極12c
、13cに電源Vggを印加する配線パターン、および
各ドレイン電極12b。
13bに電源Vddを印加する配線パターンか形成され
ている。
ている。
このように本実施例による2段アンプは、セラミック基
板上にインピーダンス・マツチング回路が形成され、半
導体チップ11がセラミック基板上に実装されて形成さ
れている。この半導体チップ11上の各FET12.1
3は同一製造工程においてモノリシックに形成されてい
るため、各FET12,13の特性にバラツキか生じな
くなる。
板上にインピーダンス・マツチング回路が形成され、半
導体チップ11がセラミック基板上に実装されて形成さ
れている。この半導体チップ11上の各FET12.1
3は同一製造工程においてモノリシックに形成されてい
るため、各FET12,13の特性にバラツキか生じな
くなる。
このため、得られる多段アンプの特性は安定化する。ま
た、各FET12,1BはVIAホール16が存在する
中心部の周囲に形成され、各ソース電極12a、13a
から中心部までの距離は短くなっている。このため、ソ
ース電極部の配線パターンが短くなり、多段アンプ全体
の配線パターン面積が減少してアンプ・サイズは縮小す
る。また、これら各ソース電極12a、13aは中心部
1カ所において電気的に接続されている。このため、V
IAホール16を1個たけ形成することにより、各ソー
ス電極12a、13aを接地することが可能になってい
る。従って、MMICの製造歩留まりは向上する。
た、各FET12,1BはVIAホール16が存在する
中心部の周囲に形成され、各ソース電極12a、13a
から中心部までの距離は短くなっている。このため、ソ
ース電極部の配線パターンが短くなり、多段アンプ全体
の配線パターン面積が減少してアンプ・サイズは縮小す
る。また、これら各ソース電極12a、13aは中心部
1カ所において電気的に接続されている。このため、V
IAホール16を1個たけ形成することにより、各ソー
ス電極12a、13aを接地することが可能になってい
る。従って、MMICの製造歩留まりは向上する。
第3図は本発明の第2の実施例による多段アンプの配線
パターンを示す平面図であり、この多段アンプも上記実
施例と同様にMM I Cの基本回路を構成している。
パターンを示す平面図であり、この多段アンプも上記実
施例と同様にMM I Cの基本回路を構成している。
本実施例による多段アンプは4段増幅構成であり、4個
のMESFET31〜34およびインピーダンス・マツ
チング回路が同一半導体基板上に形成されて構成されて
いる。すなわち、各FET31〜34はVIAホール3
5を中心とする周囲にモノリシックに形成されている。
のMESFET31〜34およびインピーダンス・マツ
チング回路が同一半導体基板上に形成されて構成されて
いる。すなわち、各FET31〜34はVIAホール3
5を中心とする周囲にモノリシックに形成されている。
各FET31〜34には上記実施例と同様にソース電極
31a〜34a1 ドレイン電極31b〜34bおよび
ゲート電極31c〜34cが備えられている。
31a〜34a1 ドレイン電極31b〜34bおよび
ゲート電極31c〜34cが備えられている。
これら各FET31〜34は多段接続され、第4図の等
価回路に示される4段アンプが一形成されている。すな
わち、各ソース電極31a〜34aは、ソース・スタブ
36〜39により、1カ所において相互に電気的に接続
されている。さらに、この接続部はVIAホール35を
介して半導体基板の裏面に形成されたアースパターンに
電気的に接続され、接地されている。また、FET31
のゲート電極31cにつながるゲート配線パターン31
dにはマイクロストリップ線路40か接続されており、
このマイクロストリップ線路40の一端には外部入力信
号が与えられる入力パッド41か形成されている。また
、FET31のドレイン電極31bはマイクロストリッ
プ線路42に接続されており、さらに、このマイクロス
トリップ線路42はMIMキャパシタ43の一電極に接
続されている。
価回路に示される4段アンプが一形成されている。すな
わち、各ソース電極31a〜34aは、ソース・スタブ
36〜39により、1カ所において相互に電気的に接続
されている。さらに、この接続部はVIAホール35を
介して半導体基板の裏面に形成されたアースパターンに
電気的に接続され、接地されている。また、FET31
のゲート電極31cにつながるゲート配線パターン31
dにはマイクロストリップ線路40か接続されており、
このマイクロストリップ線路40の一端には外部入力信
号が与えられる入力パッド41か形成されている。また
、FET31のドレイン電極31bはマイクロストリッ
プ線路42に接続されており、さらに、このマイクロス
トリップ線路42はMIMキャパシタ43の一電極に接
続されている。
また、MIMキャパシタ43の他方の電極はマイクロス
トリップ線路44に接続されている。このマイクロスト
リップ線路44の他端はFET32のゲート配線パター
ン32dに接続されておリ、ゲート電極32cにつなか
っている。以下同様にしてFET32のドレイン電極3
2bとFET33のゲート電極33cとの間は、マイク
ロストリップ線路45.47およびMIMキャパシタ4
6によって接続されている。また、FET3Bのドレイ
ン電極33bとFET34のゲート電極34cとの間は
マイクロストリップ線路48゜50およびMIMキャパ
シタ49によって接続されている。そして、FET34
のドレイン電極34bはマイクロストリップ線路51を
介して出力パッド52に接続されており、この出力パッ
ド52に多段アンプの増幅信号が出力される。
トリップ線路44に接続されている。このマイクロスト
リップ線路44の他端はFET32のゲート配線パター
ン32dに接続されておリ、ゲート電極32cにつなか
っている。以下同様にしてFET32のドレイン電極3
2bとFET33のゲート電極33cとの間は、マイク
ロストリップ線路45.47およびMIMキャパシタ4
6によって接続されている。また、FET3Bのドレイ
ン電極33bとFET34のゲート電極34cとの間は
マイクロストリップ線路48゜50およびMIMキャパ
シタ49によって接続されている。そして、FET34
のドレイン電極34bはマイクロストリップ線路51を
介して出力パッド52に接続されており、この出力パッ
ド52に多段アンプの増幅信号が出力される。
なお、本実施例においても、各FET31〜34に電源
を供給する給電回路パターンは省略されている。
を供給する給電回路パターンは省略されている。
このような本実施例による4段アンプにあっても、各F
ET31〜34は同一製造工程において同一半導体基板
上に七ノリシックに形成されている。このため、各FE
T31〜34の特性にバラツキが生じなくなり、本実施
例においても、多段アンプの特性は安定化する。また、
各−F E T 31〜34はVIAホール35を中心
とする周囲に形成され、各ソース電極31a〜34aか
ら中心部までの距離は短くなっている。このため、各ソ
ース電極部の配線パターンは短くなり、多段アンプ全体
の配線パターン面積は減少する。この結果、アンプ・サ
イズは前述の第1の実施例と同様に縮小する。また、各
ソース電極31a〜34aは中心部1カ所において電気
的に接続されている。このため、本実施例においても、
VIAホール35を1個だけ形成することにより、各ソ
ース電極318〜34aを接地することが可能になって
いる。
ET31〜34は同一製造工程において同一半導体基板
上に七ノリシックに形成されている。このため、各FE
T31〜34の特性にバラツキが生じなくなり、本実施
例においても、多段アンプの特性は安定化する。また、
各−F E T 31〜34はVIAホール35を中心
とする周囲に形成され、各ソース電極31a〜34aか
ら中心部までの距離は短くなっている。このため、各ソ
ース電極部の配線パターンは短くなり、多段アンプ全体
の配線パターン面積は減少する。この結果、アンプ・サ
イズは前述の第1の実施例と同様に縮小する。また、各
ソース電極31a〜34aは中心部1カ所において電気
的に接続されている。このため、本実施例においても、
VIAホール35を1個だけ形成することにより、各ソ
ース電極318〜34aを接地することが可能になって
いる。
以上説明したように本発明によれば、各トランジスタの
所定電極から中心部までの距離は短いため、これら電極
部分の各配線パターンは短くなる。
所定電極から中心部までの距離は短いため、これら電極
部分の各配線パターンは短くなる。
このため、配線パターン面積が小さくなり、アンプ・サ
イズは縮小する。また、各電極は中心部1カ所において
電気的に接続されているため、VlAホール数は減少し
、製造歩留まりは向上する。
イズは縮小する。また、各電極は中心部1カ所において
電気的に接続されているため、VlAホール数は減少し
、製造歩留まりは向上する。
また、各トランジスタは同一製造工程においてモノリシ
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなり、アンプ特
性は安定化する。
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなり、アンプ特
性は安定化する。
第1図は本発明の第1の実施例による2段アンプの配線
パターンを示す平面図、第2図は第1図に示された2段
アンプの等価回路図、第3図は本発明の第2の実施例に
よる4段アンプの配線パターンを示す平面図、第4図は
第3図に示された4段アンプの等価回路図、第5図は従
来の4段アンプの配線パターンを示す平面図である。 11−・・半導体チップ、12. 13−ME S F
ET、12a、13a−ソース電極、12b、13b
・・・ドレイン電極、12c、13c・・・ゲート電極
、12d、13d・・・ゲート配線パターン、14゜1
5・・・ソース・スタブ、17,1.9,21゜22・
・・マイクロストリップ線路、18・・・入力パッド、
20・・・チップコンデンサ、23・・・出力パッド。 代理人弁理士 長谷用 芳 樹間
塩 1) 辰 也第 1 ラミ絶イる
り の 7午イ西 回路第2図
パターンを示す平面図、第2図は第1図に示された2段
アンプの等価回路図、第3図は本発明の第2の実施例に
よる4段アンプの配線パターンを示す平面図、第4図は
第3図に示された4段アンプの等価回路図、第5図は従
来の4段アンプの配線パターンを示す平面図である。 11−・・半導体チップ、12. 13−ME S F
ET、12a、13a−ソース電極、12b、13b
・・・ドレイン電極、12c、13c・・・ゲート電極
、12d、13d・・・ゲート配線パターン、14゜1
5・・・ソース・スタブ、17,1.9,21゜22・
・・マイクロストリップ線路、18・・・入力パッド、
20・・・チップコンデンサ、23・・・出力パッド。 代理人弁理士 長谷用 芳 樹間
塩 1) 辰 也第 1 ラミ絶イる
り の 7午イ西 回路第2図
Claims (1)
- 複数個のトランジスタから構成され、入力信号を多段増
幅して出力する多段アンプにおいて、前記各トランジス
タはある1点を中心とする周囲にモノリシックに形成さ
れ、前記各トランジスタの所定電極はこの中心部におい
て電気的に接続されていることを特徴とする多段アンプ
。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2323725A JPH04192805A (ja) | 1990-11-27 | 1990-11-27 | 多段アンプ |
EP19910120174 EP0488160B1 (en) | 1990-11-27 | 1991-11-26 | Multistage amplifier |
CA 2056185 CA2056185C (en) | 1990-11-27 | 1991-11-26 | Multistage amplifier |
DE1991617002 DE69117002T2 (de) | 1990-11-27 | 1991-11-26 | Mehrstufiger Verstärker |
US07/981,945 US5227738A (en) | 1990-11-27 | 1992-11-24 | Multistage amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2323725A JPH04192805A (ja) | 1990-11-27 | 1990-11-27 | 多段アンプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04192805A true JPH04192805A (ja) | 1992-07-13 |
Family
ID=18157910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2323725A Pending JPH04192805A (ja) | 1990-11-27 | 1990-11-27 | 多段アンプ |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0488160B1 (ja) |
JP (1) | JPH04192805A (ja) |
CA (1) | CA2056185C (ja) |
DE (1) | DE69117002T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014187653A (ja) * | 2013-03-25 | 2014-10-02 | Fujitsu Ltd | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3969745A (en) * | 1974-09-18 | 1976-07-13 | Texas Instruments Incorporated | Interconnection in multi element planar structures |
JPH0821595B2 (ja) * | 1987-07-28 | 1996-03-04 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-11-27 JP JP2323725A patent/JPH04192805A/ja active Pending
-
1991
- 1991-11-26 DE DE1991617002 patent/DE69117002T2/de not_active Expired - Fee Related
- 1991-11-26 CA CA 2056185 patent/CA2056185C/en not_active Expired - Fee Related
- 1991-11-26 EP EP19910120174 patent/EP0488160B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014187653A (ja) * | 2013-03-25 | 2014-10-02 | Fujitsu Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CA2056185C (en) | 1995-10-10 |
EP0488160A1 (en) | 1992-06-03 |
EP0488160B1 (en) | 1996-02-07 |
CA2056185A1 (en) | 1992-05-28 |
DE69117002D1 (de) | 1996-03-21 |
DE69117002T2 (de) | 1996-06-20 |
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