JPH04192805A - 多段アンプ - Google Patents
多段アンプInfo
- Publication number
- JPH04192805A JPH04192805A JP2323725A JP32372590A JPH04192805A JP H04192805 A JPH04192805 A JP H04192805A JP 2323725 A JP2323725 A JP 2323725A JP 32372590 A JP32372590 A JP 32372590A JP H04192805 A JPH04192805 A JP H04192805A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- source
- electrode
- electrodes
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000007423 decrease Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/602—Combinations of several amplifiers
- H03F3/604—Combinations of several amplifiers using FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ（ＦＥＴ）等が多段接続
されて構成される多段アンプに関するものである。
されて構成される多段アンプに関するものである。
従来、この種の多段アンプとしては、例えば、衛星通信
システムの受信回路に使用されるものがある。第５図は
この多段アンプの半導体基板上における配線パターンを
示している。このパターンは下記の文献 ”ＧａＡｓ ＩＣＳｙｍｐｏｓｉｕｍ Ｔｅｃｈ、 Ｄ
ｊｇｅｓｔ、１９９０ ’の「パルス・ドープＧ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを使用したＸバンド・
モノリシック・Ｌ Ｎ Ａ （Ｘ−ＢａｎｄＭｏｎｏｌ
ｌｔｈｊｃ Ｐｏｕｒ−９ｔａｇｅ ＬＮＡ ｗｉｔｈ
Ｐｕ１ｓｅ−ｄｏｐｅｄＧａＡｓ ＭＥＳＦＥＴｓ）
Ｊという論文のＦｉｇ、７に記載されたものである。
システムの受信回路に使用されるものがある。第５図は
この多段アンプの半導体基板上における配線パターンを
示している。このパターンは下記の文献 ”ＧａＡｓ ＩＣＳｙｍｐｏｓｉｕｍ Ｔｅｃｈ、 Ｄ
ｊｇｅｓｔ、１９９０ ’の「パルス・ドープＧ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを使用したＸバンド・
モノリシック・Ｌ Ｎ Ａ （Ｘ−ＢａｎｄＭｏｎｏｌ
ｌｔｈｊｃ Ｐｏｕｒ−９ｔａｇｅ ＬＮＡ ｗｉｔｈ
Ｐｕ１ｓｅ−ｄｏｐｅｄＧａＡｓ ＭＥＳＦＥＴｓ）
Ｊという論文のＦｉｇ、７に記載されたものである。
この多段アンプは４つのＦＥＴ１〜４が４段に接続され
た４段アンプである。各ＦＥＴＩ〜４はソース電極Ｓ、
ドレイン電極り、ゲート電極Ｇを備えて構成され、１つ
の半導体基板にモノリシックに形成されている。図面の
左側から右側へ向かって一定の規則に従った配線パター
ンが繰り返し形成されることにより、初段のＦＥＴＩか
ら最終段のＦＥＴ４までが多段接続されている。
た４段アンプである。各ＦＥＴＩ〜４はソース電極Ｓ、
ドレイン電極り、ゲート電極Ｇを備えて構成され、１つ
の半導体基板にモノリシックに形成されている。図面の
左側から右側へ向かって一定の規則に従った配線パター
ンが繰り返し形成されることにより、初段のＦＥＴＩか
ら最終段のＦＥＴ４までが多段接続されている。
また、この他に、集積回路（ＩＣ）内の複数個のＦＥＴ
を用いて多段アンプを構成する場合がある。この種のＩ
Ｃは、デュアルインラインパッケージ等のパッケージ内
に多数のＦＥＴを備えている。また、キャンパッケージ
等のパッケージ内に個別に形成されたＦＥＴを複数個用
いて多段アンプを構成する場合もある。
を用いて多段アンプを構成する場合がある。この種のＩ
Ｃは、デュアルインラインパッケージ等のパッケージ内
に多数のＦＥＴを備えている。また、キャンパッケージ
等のパッケージ内に個別に形成されたＦＥＴを複数個用
いて多段アンプを構成する場合もある。
しかしながら、半導体基板にモノリシックに形成された
第５図に示される従来の多段アンプには次のような課題
が有った。つまり、ＦＥＴＩ〜４の各ソース電極Ｓには
各２本の配線パターンが接続されており、しかも、これ
ら各配線パターンのそれぞれにＶＩＡホールＨが接続さ
れている。このため、半導体基板上に配線パターンが占
める面積が増加し、また、ＶＩＡホールＨの数の増加に
よって製造歩留まりが低下していた。
第５図に示される従来の多段アンプには次のような課題
が有った。つまり、ＦＥＴＩ〜４の各ソース電極Ｓには
各２本の配線パターンが接続されており、しかも、これ
ら各配線パターンのそれぞれにＶＩＡホールＨが接続さ
れている。このため、半導体基板上に配線パターンが占
める面積が増加し、また、ＶＩＡホールＨの数の増加に
よって製造歩留まりが低下していた。
また、ＩＣパッケージ内の複数個のＦＥＴを用いて構成
された上記従来の多段アンプは、モノリシックに形成さ
れた上記の多段アンプに比較し、アンプ・サイズが大形
化していた。また、個別ＦＥＴを複数個用いて構成され
た上記従来の多段アンプにあっては、各ＦＥＴが別々に
製造されているため、各ＦＥＴの特性にバラツキが生し
ていた。
された上記従来の多段アンプは、モノリシックに形成さ
れた上記の多段アンプに比較し、アンプ・サイズが大形
化していた。また、個別ＦＥＴを複数個用いて構成され
た上記従来の多段アンプにあっては、各ＦＥＴが別々に
製造されているため、各ＦＥＴの特性にバラツキが生し
ていた。
このため、多段アンプの特性は安定しなかった。
本発明はこのような課題を解消するためになされたもの
で、複数個のトランジスタから構成され、入力信号を多
段増幅して出力する多段アンプにおいて、各トランジス
タはある１点を中心とする周囲にモノリシックに形成さ
れ、各トランジスタの所定電極はこの中心部において電
気的に接続されているものである。
で、複数個のトランジスタから構成され、入力信号を多
段増幅して出力する多段アンプにおいて、各トランジス
タはある１点を中心とする周囲にモノリシックに形成さ
れ、各トランジスタの所定電極はこの中心部において電
気的に接続されているものである。
各トランジスタの所定電極から中心部までの距離は短い
ため、これら電極部分の各配線パターンは短くなる。ま
た、これら各電極は中心部１カ所において電気的に接続
されているため、ＶＩＡホール数は減少する。
ため、これら電極部分の各配線パターンは短くなる。ま
た、これら各電極は中心部１カ所において電気的に接続
されているため、ＶＩＡホール数は減少する。
また、各トランジスタは同一製造工程においてモノリシ
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなる。
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなる。
第１図は本発明の第１の実施例による多段アンプの配線
パターンを示す平面図であり、この多段アンプはＭＭＩ
Ｃ（モノリシックφマイクロ波・ＩＣ）の基本回路を構
成している。
パターンを示す平面図であり、この多段アンプはＭＭＩ
Ｃ（モノリシックφマイクロ波・ＩＣ）の基本回路を構
成している。
多段アンプは半導体チップ１１上に形成された２個のＭ
ＥＳＦＥＴ （ショットキ・ゲート型ＦＥＴ）１２．１
３から構成されている。これら各ＦＥＴ１２，１３は半
導体チップ１１の中心部の周囲に対向してモノリシック
に形成されている。各ＦＥＴ１２．１３にはソース電極
１２ａ、１３ａ。
ＥＳＦＥＴ （ショットキ・ゲート型ＦＥＴ）１２．１
３から構成されている。これら各ＦＥＴ１２，１３は半
導体チップ１１の中心部の周囲に対向してモノリシック
に形成されている。各ＦＥＴ１２．１３にはソース電極
１２ａ、１３ａ。
ドレイン電極１２ｂ、１３ｂおよびゲート電極１２ｃ、
１３（が備えられている。ここで、各ソース電極１２ａ
、１３ａは、ソース・スタブ１４゜１５により、半導体
チップ１１の中心部において相互に電気的に接続されて
いる。さらに、この接続部はＶＩＡホール１６を介して
半導体チップ１１の裏面に形成されたアースパター＞ｉ
：Ｉ！電気的接続されている。
１３（が備えられている。ここで、各ソース電極１２ａ
、１３ａは、ソース・スタブ１４゜１５により、半導体
チップ１１の中心部において相互に電気的に接続されて
いる。さらに、この接続部はＶＩＡホール１６を介して
半導体チップ１１の裏面に形成されたアースパター＞ｉ
：Ｉ！電気的接続されている。
ソース・スタブ１４，１５は各ＦＥＴ１２゜１３の増幅
動作時に直列帰還回路として作用するものであり、狭帯
域アンプの実現に際して重要なものである。しかし、こ
れら各ソース・スタブ１４．１５は必ずしも必要とされ
るものではなく、これら各ソース・スタブ１４，１５を
設けずに各ソース電極１２ａ、１３ｇを直接ＶＩＡホー
ル１６に接続しても良い。
動作時に直列帰還回路として作用するものであり、狭帯
域アンプの実現に際して重要なものである。しかし、こ
れら各ソース・スタブ１４．１５は必ずしも必要とされ
るものではなく、これら各ソース・スタブ１４，１５を
設けずに各ソース電極１２ａ、１３ｇを直接ＶＩＡホー
ル１６に接続しても良い。
上記半導体チップ１１はセラミック基板上に実装されて
おり、各ＦＥＴ１２．１３はこのセラミック基板上に形
成された配線パターンによって多段接続されている。こ
の多段接続により、第２図の等価回路に示される２段ア
ンプが形成されている。すなわち、ＦＥＴ１２のゲート
電極１２ｃにつながるゲート配線パターン１２ｄには、
ボンディングワイヤを介してマイクロストリップ線路１
７が接続されている。このマイクロストリップ線路１７
の一端には外部入力信号か与えられる入力パッド１８が
形成されている。また、ＦＥＴ１２のソース電極１２ａ
は上述したようにソース・スタブ１４を介して接地され
ている。また、ＦＥＴ１２のドレイン電極１２ｂはポン
デイグワイヤを介してマイクロストリップ線路１９に接
続されており、さらに、このマイクロストリップ線路１
９はボンディングワイヤを介してチップコンデンサ２０
の一電極に接続されている。
おり、各ＦＥＴ１２．１３はこのセラミック基板上に形
成された配線パターンによって多段接続されている。こ
の多段接続により、第２図の等価回路に示される２段ア
ンプが形成されている。すなわち、ＦＥＴ１２のゲート
電極１２ｃにつながるゲート配線パターン１２ｄには、
ボンディングワイヤを介してマイクロストリップ線路１
７が接続されている。このマイクロストリップ線路１７
の一端には外部入力信号か与えられる入力パッド１８が
形成されている。また、ＦＥＴ１２のソース電極１２ａ
は上述したようにソース・スタブ１４を介して接地され
ている。また、ＦＥＴ１２のドレイン電極１２ｂはポン
デイグワイヤを介してマイクロストリップ線路１９に接
続されており、さらに、このマイクロストリップ線路１
９はボンディングワイヤを介してチップコンデンサ２０
の一電極に接続されている。
また、チップコンデンサ２０の他方の電極はボンディン
グワイヤを介してマイクロストリップ線路２１に接続さ
れている。このマイクロストリップ線路２１の他端は、
ボンディングワイヤを介してＦＥＴ１３のゲート配線パ
ターン１３ｄに接続されており、ゲート電極１３ｃにつ
ながっている。
グワイヤを介してマイクロストリップ線路２１に接続さ
れている。このマイクロストリップ線路２１の他端は、
ボンディングワイヤを介してＦＥＴ１３のゲート配線パ
ターン１３ｄに接続されており、ゲート電極１３ｃにつ
ながっている。
また、ＦＥＴ１３のソース電極１３ｄは上述したように
ソース・スタブ１５を介して接地されている。また、Ｆ
ＥＴ１３のドレイン電極１３ｂはボンディングワイヤを
介してマイクロストリップ線路２２に接続されている。
ソース・スタブ１５を介して接地されている。また、Ｆ
ＥＴ１３のドレイン電極１３ｂはボンディングワイヤを
介してマイクロストリップ線路２２に接続されている。
このマイクロストリップ線路２２は、多段アンプの増幅
信号が出力される出力パッド２３に接続されている。
信号が出力される出力パッド２３に接続されている。
なお、第１図に示される配線パターンにおいては、各Ｆ
ＥＴ１２．１３に電源を供給する給電回路パターンが省
略されている。つまり、実際には、各ゲート電極１２ｃ
、１３ｃに電源Ｖｇｇを印加する配線パターン、および
各ドレイン電極１２ｂ。
ＥＴ１２．１３に電源を供給する給電回路パターンが省
略されている。つまり、実際には、各ゲート電極１２ｃ
、１３ｃに電源Ｖｇｇを印加する配線パターン、および
各ドレイン電極１２ｂ。
１３ｂに電源Ｖｄｄを印加する配線パターンか形成され
ている。
ている。
このように本実施例による２段アンプは、セラミック基
板上にインピーダンス・マツチング回路が形成され、半
導体チップ１１がセラミック基板上に実装されて形成さ
れている。この半導体チップ１１上の各ＦＥＴ１２．１
３は同一製造工程においてモノリシックに形成されてい
るため、各ＦＥＴ１２，１３の特性にバラツキか生じな
くなる。
板上にインピーダンス・マツチング回路が形成され、半
導体チップ１１がセラミック基板上に実装されて形成さ
れている。この半導体チップ１１上の各ＦＥＴ１２．１
３は同一製造工程においてモノリシックに形成されてい
るため、各ＦＥＴ１２，１３の特性にバラツキか生じな
くなる。
このため、得られる多段アンプの特性は安定化する。ま
た、各ＦＥＴ１２，１ＢはＶＩＡホール１６が存在する
中心部の周囲に形成され、各ソース電極１２ａ、１３ａ
から中心部までの距離は短くなっている。このため、ソ
ース電極部の配線パターンが短くなり、多段アンプ全体
の配線パターン面積が減少してアンプ・サイズは縮小す
る。また、これら各ソース電極１２ａ、１３ａは中心部
１カ所において電気的に接続されている。このため、Ｖ
ＩＡホール１６を１個たけ形成することにより、各ソー
ス電極１２ａ、１３ａを接地することが可能になってい
る。従って、ＭＭＩＣの製造歩留まりは向上する。
た、各ＦＥＴ１２，１ＢはＶＩＡホール１６が存在する
中心部の周囲に形成され、各ソース電極１２ａ、１３ａ
から中心部までの距離は短くなっている。このため、ソ
ース電極部の配線パターンが短くなり、多段アンプ全体
の配線パターン面積が減少してアンプ・サイズは縮小す
る。また、これら各ソース電極１２ａ、１３ａは中心部
１カ所において電気的に接続されている。このため、Ｖ
ＩＡホール１６を１個たけ形成することにより、各ソー
ス電極１２ａ、１３ａを接地することが可能になってい
る。従って、ＭＭＩＣの製造歩留まりは向上する。
第３図は本発明の第２の実施例による多段アンプの配線
パターンを示す平面図であり、この多段アンプも上記実
施例と同様にＭＭ Ｉ Ｃの基本回路を構成している。
パターンを示す平面図であり、この多段アンプも上記実
施例と同様にＭＭ Ｉ Ｃの基本回路を構成している。
本実施例による多段アンプは４段増幅構成であり、４個
のＭＥＳＦＥＴ３１〜３４およびインピーダンス・マツ
チング回路が同一半導体基板上に形成されて構成されて
いる。すなわち、各ＦＥＴ３１〜３４はＶＩＡホール３
５を中心とする周囲にモノリシックに形成されている。
のＭＥＳＦＥＴ３１〜３４およびインピーダンス・マツ
チング回路が同一半導体基板上に形成されて構成されて
いる。すなわち、各ＦＥＴ３１〜３４はＶＩＡホール３
５を中心とする周囲にモノリシックに形成されている。
各ＦＥＴ３１〜３４には上記実施例と同様にソース電極
３１ａ〜３４ａ１ ドレイン電極３１ｂ〜３４ｂおよび
ゲート電極３１ｃ〜３４ｃが備えられている。
３１ａ〜３４ａ１ ドレイン電極３１ｂ〜３４ｂおよび
ゲート電極３１ｃ〜３４ｃが備えられている。
これら各ＦＥＴ３１〜３４は多段接続され、第４図の等
価回路に示される４段アンプが一形成されている。すな
わち、各ソース電極３１ａ〜３４ａは、ソース・スタブ
３６〜３９により、１カ所において相互に電気的に接続
されている。さらに、この接続部はＶＩＡホール３５を
介して半導体基板の裏面に形成されたアースパターンに
電気的に接続され、接地されている。また、ＦＥＴ３１
のゲート電極３１ｃにつながるゲート配線パターン３１
ｄにはマイクロストリップ線路４０か接続されており、
このマイクロストリップ線路４０の一端には外部入力信
号が与えられる入力パッド４１か形成されている。また
、ＦＥＴ３１のドレイン電極３１ｂはマイクロストリッ
プ線路４２に接続されており、さらに、このマイクロス
トリップ線路４２はＭＩＭキャパシタ４３の一電極に接
続されている。
価回路に示される４段アンプが一形成されている。すな
わち、各ソース電極３１ａ〜３４ａは、ソース・スタブ
３６〜３９により、１カ所において相互に電気的に接続
されている。さらに、この接続部はＶＩＡホール３５を
介して半導体基板の裏面に形成されたアースパターンに
電気的に接続され、接地されている。また、ＦＥＴ３１
のゲート電極３１ｃにつながるゲート配線パターン３１
ｄにはマイクロストリップ線路４０か接続されており、
このマイクロストリップ線路４０の一端には外部入力信
号が与えられる入力パッド４１か形成されている。また
、ＦＥＴ３１のドレイン電極３１ｂはマイクロストリッ
プ線路４２に接続されており、さらに、このマイクロス
トリップ線路４２はＭＩＭキャパシタ４３の一電極に接
続されている。
また、ＭＩＭキャパシタ４３の他方の電極はマイクロス
トリップ線路４４に接続されている。このマイクロスト
リップ線路４４の他端はＦＥＴ３２のゲート配線パター
ン３２ｄに接続されておリ、ゲート電極３２ｃにつなか
っている。以下同様にしてＦＥＴ３２のドレイン電極３
２ｂとＦＥＴ３３のゲート電極３３ｃとの間は、マイク
ロストリップ線路４５．４７およびＭＩＭキャパシタ４
６によって接続されている。また、ＦＥＴ３Ｂのドレイ
ン電極３３ｂとＦＥＴ３４のゲート電極３４ｃとの間は
マイクロストリップ線路４８゜５０およびＭＩＭキャパ
シタ４９によって接続されている。そして、ＦＥＴ３４
のドレイン電極３４ｂはマイクロストリップ線路５１を
介して出力パッド５２に接続されており、この出力パッ
ド５２に多段アンプの増幅信号が出力される。
トリップ線路４４に接続されている。このマイクロスト
リップ線路４４の他端はＦＥＴ３２のゲート配線パター
ン３２ｄに接続されておリ、ゲート電極３２ｃにつなか
っている。以下同様にしてＦＥＴ３２のドレイン電極３
２ｂとＦＥＴ３３のゲート電極３３ｃとの間は、マイク
ロストリップ線路４５．４７およびＭＩＭキャパシタ４
６によって接続されている。また、ＦＥＴ３Ｂのドレイ
ン電極３３ｂとＦＥＴ３４のゲート電極３４ｃとの間は
マイクロストリップ線路４８゜５０およびＭＩＭキャパ
シタ４９によって接続されている。そして、ＦＥＴ３４
のドレイン電極３４ｂはマイクロストリップ線路５１を
介して出力パッド５２に接続されており、この出力パッ
ド５２に多段アンプの増幅信号が出力される。
なお、本実施例においても、各ＦＥＴ３１〜３４に電源
を供給する給電回路パターンは省略されている。
を供給する給電回路パターンは省略されている。
このような本実施例による４段アンプにあっても、各Ｆ
ＥＴ３１〜３４は同一製造工程において同一半導体基板
上に七ノリシックに形成されている。このため、各ＦＥ
Ｔ３１〜３４の特性にバラツキが生じなくなり、本実施
例においても、多段アンプの特性は安定化する。また、
各−Ｆ Ｅ Ｔ ３１〜３４はＶＩＡホール３５を中心
とする周囲に形成され、各ソース電極３１ａ〜３４ａか
ら中心部までの距離は短くなっている。このため、各ソ
ース電極部の配線パターンは短くなり、多段アンプ全体
の配線パターン面積は減少する。この結果、アンプ・サ
イズは前述の第１の実施例と同様に縮小する。また、各
ソース電極３１ａ〜３４ａは中心部１カ所において電気
的に接続されている。このため、本実施例においても、
ＶＩＡホール３５を１個だけ形成することにより、各ソ
ース電極３１８〜３４ａを接地することが可能になって
いる。
ＥＴ３１〜３４は同一製造工程において同一半導体基板
上に七ノリシックに形成されている。このため、各ＦＥ
Ｔ３１〜３４の特性にバラツキが生じなくなり、本実施
例においても、多段アンプの特性は安定化する。また、
各−Ｆ Ｅ Ｔ ３１〜３４はＶＩＡホール３５を中心
とする周囲に形成され、各ソース電極３１ａ〜３４ａか
ら中心部までの距離は短くなっている。このため、各ソ
ース電極部の配線パターンは短くなり、多段アンプ全体
の配線パターン面積は減少する。この結果、アンプ・サ
イズは前述の第１の実施例と同様に縮小する。また、各
ソース電極３１ａ〜３４ａは中心部１カ所において電気
的に接続されている。このため、本実施例においても、
ＶＩＡホール３５を１個だけ形成することにより、各ソ
ース電極３１８〜３４ａを接地することが可能になって
いる。
以上説明したように本発明によれば、各トランジスタの
所定電極から中心部までの距離は短いため、これら電極
部分の各配線パターンは短くなる。
所定電極から中心部までの距離は短いため、これら電極
部分の各配線パターンは短くなる。
このため、配線パターン面積が小さくなり、アンプ・サ
イズは縮小する。また、各電極は中心部１カ所において
電気的に接続されているため、ＶｌＡホール数は減少し
、製造歩留まりは向上する。
イズは縮小する。また、各電極は中心部１カ所において
電気的に接続されているため、ＶｌＡホール数は減少し
、製造歩留まりは向上する。
また、各トランジスタは同一製造工程においてモノリシ
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなり、アンプ特
性は安定化する。
ックに形成されているため、多段アンプを構成する各ト
ランジスタの特性にバラツキが生じなくなり、アンプ特
性は安定化する。
第１図は本発明の第１の実施例による２段アンプの配線
パターンを示す平面図、第２図は第１図に示された２段
アンプの等価回路図、第３図は本発明の第２の実施例に
よる４段アンプの配線パターンを示す平面図、第４図は
第３図に示された４段アンプの等価回路図、第５図は従
来の４段アンプの配線パターンを示す平面図である。 １１−・・半導体チップ、１２． １３−ＭＥ Ｓ Ｆ
ＥＴ、１２ａ、１３ａ−ソース電極、１２ｂ、１３ｂ
・・・ドレイン電極、１２ｃ、１３ｃ・・・ゲート電極
、１２ｄ、１３ｄ・・・ゲート配線パターン、１４゜１
５・・・ソース・スタブ、１７，１．９，２１゜２２・
・・マイクロストリップ線路、１８・・・入力パッド、
２０・・・チップコンデンサ、２３・・・出力パッド。 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也第 １ ラミ絶イる
り の ７午イ西 回路第２図
パターンを示す平面図、第２図は第１図に示された２段
アンプの等価回路図、第３図は本発明の第２の実施例に
よる４段アンプの配線パターンを示す平面図、第４図は
第３図に示された４段アンプの等価回路図、第５図は従
来の４段アンプの配線パターンを示す平面図である。 １１−・・半導体チップ、１２． １３−ＭＥ Ｓ Ｆ
ＥＴ、１２ａ、１３ａ−ソース電極、１２ｂ、１３ｂ
・・・ドレイン電極、１２ｃ、１３ｃ・・・ゲート電極
、１２ｄ、１３ｄ・・・ゲート配線パターン、１４゜１
５・・・ソース・スタブ、１７，１．９，２１゜２２・
・・マイクロストリップ線路、１８・・・入力パッド、
２０・・・チップコンデンサ、２３・・・出力パッド。 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也第 １ ラミ絶イる
り の ７午イ西 回路第２図
Claims (1)
- 複数個のトランジスタから構成され、入力信号を多段増
幅して出力する多段アンプにおいて、前記各トランジス
タはある１点を中心とする周囲にモノリシックに形成さ
れ、前記各トランジスタの所定電極はこの中心部におい
て電気的に接続されていることを特徴とする多段アンプ
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323725A JPH04192805A (ja) | 1990-11-27 | 1990-11-27 | 多段アンプ |
| EP19910120174 EP0488160B1 (en) | 1990-11-27 | 1991-11-26 | Multistage amplifier |
| CA 2056185 CA2056185C (en) | 1990-11-27 | 1991-11-26 | Multistage amplifier |
| DE1991617002 DE69117002T2 (de) | 1990-11-27 | 1991-11-26 | Mehrstufiger Verstärker |
| US07/981,945 US5227738A (en) | 1990-11-27 | 1992-11-24 | Multistage amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323725A JPH04192805A (ja) | 1990-11-27 | 1990-11-27 | 多段アンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192805A true JPH04192805A (ja) | 1992-07-13 |
Family
ID=18157910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323725A Pending JPH04192805A (ja) | 1990-11-27 | 1990-11-27 | 多段アンプ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0488160B1 (ja) |
| JP (1) | JPH04192805A (ja) |
| CA (1) | CA2056185C (ja) |
| DE (1) | DE69117002T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187653A (ja) * | 2013-03-25 | 2014-10-02 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969745A (en) * | 1974-09-18 | 1976-07-13 | Texas Instruments Incorporated | Interconnection in multi element planar structures |
| JPH0821595B2 (ja) * | 1987-07-28 | 1996-03-04 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-11-27 JP JP2323725A patent/JPH04192805A/ja active Pending
-
1991
- 1991-11-26 DE DE1991617002 patent/DE69117002T2/de not_active Expired - Fee Related
- 1991-11-26 CA CA 2056185 patent/CA2056185C/en not_active Expired - Fee Related
- 1991-11-26 EP EP19910120174 patent/EP0488160B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187653A (ja) * | 2013-03-25 | 2014-10-02 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2056185C (en) | 1995-10-10 |
| EP0488160A1 (en) | 1992-06-03 |
| EP0488160B1 (en) | 1996-02-07 |
| CA2056185A1 (en) | 1992-05-28 |
| DE69117002D1 (de) | 1996-03-21 |
| DE69117002T2 (de) | 1996-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5227738A (en) | Multistage amplifier | |
| JPH04192805A (ja) | 多段アンプ | |
| JP2580966B2 (ja) | 半導体装置 | |
| JPH01158801A (ja) | マイクロストリップライン | |
| JPH06120414A (ja) | マイクロ波集積回路素子 | |
| JPH09260412A (ja) | 半導体集積回路 | |
| JPS6228788Y2 (ja) | ||
| JP2006086329A (ja) | 電力増幅器モジュール | |
| JPH0575314A (ja) | マイクロ波集積回路素子 | |
| JP2003110381A (ja) | 半導体装置 | |
| JP2002222893A (ja) | 高周波増幅器 | |
| JPH07321130A (ja) | 半導体装置 | |
| JPH01273404A (ja) | 高周波半導体デバイス | |
| JP3667136B2 (ja) | 高周波電力増幅器モジュール | |
| US5317286A (en) | Power combining oscillator | |
| JPH0145154Y2 (ja) | ||
| JPH04261206A (ja) | 増幅器 | |
| JP2002171144A (ja) | 高周波増幅器 | |
| JPH07240645A (ja) | マイクロ波集積回路 | |
| JPH11204728A (ja) | 高周波半導体装置 | |
| JPH065634A (ja) | 半導体装置 | |
| JPS6286850A (ja) | モノリシツクマイクロ波ｉｃ | |
| JPH0590801A (ja) | マイクロ波集積回路 | |
| JP4153898B2 (ja) | 高周波電力増幅器モジュール | |
| JPH0249733Y2 (ja) |