JPH04162574A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH04162574A JPH04162574A JP2288806A JP28880690A JPH04162574A JP H04162574 A JPH04162574 A JP H04162574A JP 2288806 A JP2288806 A JP 2288806A JP 28880690 A JP28880690 A JP 28880690A JP H04162574 A JPH04162574 A JP H04162574A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置の製造方法に関し、特
に二層ゲート不揮発性半導体記憶装置の製造方法に関す
るものである。
に二層ゲート不揮発性半導体記憶装置の製造方法に関す
るものである。
最も一般的な不揮発性半導体記憶装置の構造は浮遊ゲー
ト電極を含む二層ゲート電極トランジスタをメモリトラ
ンジスタとしたＥＰＲＯＭ（Ｅｌｅｃｔｏｒｉｃａｌｌ
ｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ ）である。
ト電極を含む二層ゲート電極トランジスタをメモリトラ
ンジスタとしたＥＰＲＯＭ（Ｅｌｅｃｔｏｒｉｃａｌｌ
ｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ ）である。
１９８６年のＶＬＳＩシンポジウムでに、５ｅｋｉｙａ
、Ｓ、０ｈｙａ、 Ｙ、Ｎｉｏ 、Ｊ、０ｚａｋｉ 、
Ｋ、Ｏｋａｍｕｒａ 、 Ｍ、Ｋｉｋｕｃｈ ｉ ら
が発表したメモリトランジスタの製造方法は、エツチン
グにより形成した素子分離帯用溝４、［縁膜を埋込む方
法である（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒ １９８６ ＶＬＳＩ ＳＹＭＰＯ８ＩＬＩ
Ｍ ｐｐ、８７ ）。
、Ｓ、０ｈｙａ、 Ｙ、Ｎｉｏ 、Ｊ、０ｚａｋｉ 、
Ｋ、Ｏｋａｍｕｒａ 、 Ｍ、Ｋｉｋｕｃｈ ｉ ら
が発表したメモリトランジスタの製造方法は、エツチン
グにより形成した素子分離帯用溝４、［縁膜を埋込む方
法である（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒ １９８６ ＶＬＳＩ ＳＹＭＰＯ８ＩＬＩ
Ｍ ｐｐ、８７ ）。
この製造方法をさらに改良したものについて、第３図（
ａ）〜（ｇ＞を参照して説明する。
ａ）〜（ｇ＞を参照して説明する。
はじめに第３図（ａ）に示すように、半導体基板１に５
ｉ０２などの第１のゲート絶縁膜２、ポリシリコンなど
の第１の半導体層３．５ｉ０２などの第２のゲート絶縁
膜４、ポリシリコンなどの第２の半導体層５、耐酸化性
のある窒化シリコン膜７を順次成長してから、フォトレ
ジスト８を形成する。
ｉ０２などの第１のゲート絶縁膜２、ポリシリコンなど
の第１の半導体層３．５ｉ０２などの第２のゲート絶縁
膜４、ポリシリコンなどの第２の半導体層５、耐酸化性
のある窒化シリコン膜７を順次成長してから、フォトレ
ジスト８を形成する。
つぎに第３図（ｂ）に示すように、フォトレジスト８を
マスクとして窒化シリコン膜７、第２の半導体層５、第
２のゲート絶縁膜４、第１の半導体膜３、第１のゲート
絶縁膜２、半導体基板１の表面を順次選択エツチングし
てから、ＬＰＣＶＤ法による５ｉ０２などによる眉間絶
縁膜１０を堆積する。
マスクとして窒化シリコン膜７、第２の半導体層５、第
２のゲート絶縁膜４、第１の半導体膜３、第１のゲート
絶縁膜２、半導体基板１の表面を順次選択エツチングし
てから、ＬＰＣＶＤ法による５ｉ０２などによる眉間絶
縁膜１０を堆積する。
つぎに第３図（ｃ）に示すように、窒化シリコン膜７の
表面と溝９の底面を露出するまでエッチバックしてから
ポリシリコンなどの第３の半導体層１１を堆積する。
表面と溝９の底面を露出するまでエッチバックしてから
ポリシリコンなどの第３の半導体層１１を堆積する。
つぎに第３図（ｄ）に示すように、第３の半導体層１１
をエッチバックして窒化シリコン膜７を頭出しする。
をエッチバックして窒化シリコン膜７を頭出しする。
つぎに第３図（ｅ）に示すように、熱酸化することによ
り耐酸化性ある窒化シリコン膜７は酸化されることなく
、素子分離帯のみに二酸化シリコン膜１２が形成される
。
り耐酸化性ある窒化シリコン膜７は酸化されることなく
、素子分離帯のみに二酸化シリコン膜１２が形成される
。
つぎに第３図（ｆ）に示すように、ホット燐酸などを用
いて窒化シリコン膜７をエツチングし、第２の半導体膜
５を露出させる。
いて窒化シリコン膜７をエツチングし、第２の半導体膜
５を露出させる。
つぎにポリシリコンなどの第４の半導体層１３を堆積し
、フォトレジスト１４を形成する。
、フォトレジスト１４を形成する。
つぎに第３図（ｇ）に示すように、フォトレジスト１４
をマスクとして選択エツチングしてゲート電極パターン
を形成し、拡散層１５を形成し、眉間絶縁膜１６を堆積
し、コンタクト孔１７を開口し、金属配線１８を形成し
て素子部が完成する。
をマスクとして選択エツチングしてゲート電極パターン
を形成し、拡散層１５を形成し、眉間絶縁膜１６を堆積
し、コンタクト孔１７を開口し、金属配線１８を形成し
て素子部が完成する。
従来技術においては、ポリシリコンなどの第２の半導体
層の上に窒化シリコン膜を直接堆積している。
層の上に窒化シリコン膜を直接堆積している。
素子分離帯の二酸化シリコン膜を形成したあとホット燐
酸を用いて窒化シリコン膜をエツチングするときに、露
出した第２の半導体層の表面までエツチングしてしまう
。
酸を用いて窒化シリコン膜をエツチングするときに、露
出した第２の半導体層の表面までエツチングしてしまう
。
そのため第２の半導体層の表面が荒れたり、極端な場合
はなくなってしまう。
はなくなってしまう。
そのあとの工程で、第２の半導体層と第４の半導体層と
の密着が悪くなって剥れるという問題も発生している。
の密着が悪くなって剥れるという問題も発生している。
本発明の不揮発性半導体記憶装置の製造方法は、−導電
型半導体基板上に第１のゲート絶縁膜、第１の半導体層
、第２のゲート絶縁膜、第２の半導体層、二酸化シリコ
ン膜、窒化シリコン膜を順次成長する工程と、素子分離
帯用の前記窒化シリコン膜、二酸化シリコン膜、第２の
半導体膜、第２のゲート絶縁膜、第１の半導体膜、第１
のゲート絶縁膜、前記基板の表面を順次選択エツチング
して溝を形成する工程と、該溝内部の側壁のみに層間膜
を形成する工程と、第３の半導体層を成長してからエッ
チバックして前記窒化シリコン膜を頭出しする工程と、
素子分離帯の前記第３の半導体層の表面を酸化する工程
と、窒化シリコン膜をエツチングする工程と、前記二酸
化シリコン膜をエツチングする工程と、前記第２の半導
体層とオーミック接触する第４の半導体層を成長する工
程と、所定領域の前記第４の半導体膜、第２のゲート絶
縁膜、第１の半導体層、第１のゲート絶縁膜を順次選択
エツチングして、スタックト・ゲート構造を形成する工
程とを含んでいる。
型半導体基板上に第１のゲート絶縁膜、第１の半導体層
、第２のゲート絶縁膜、第２の半導体層、二酸化シリコ
ン膜、窒化シリコン膜を順次成長する工程と、素子分離
帯用の前記窒化シリコン膜、二酸化シリコン膜、第２の
半導体膜、第２のゲート絶縁膜、第１の半導体膜、第１
のゲート絶縁膜、前記基板の表面を順次選択エツチング
して溝を形成する工程と、該溝内部の側壁のみに層間膜
を形成する工程と、第３の半導体層を成長してからエッ
チバックして前記窒化シリコン膜を頭出しする工程と、
素子分離帯の前記第３の半導体層の表面を酸化する工程
と、窒化シリコン膜をエツチングする工程と、前記二酸
化シリコン膜をエツチングする工程と、前記第２の半導
体層とオーミック接触する第４の半導体層を成長する工
程と、所定領域の前記第４の半導体膜、第２のゲート絶
縁膜、第１の半導体層、第１のゲート絶縁膜を順次選択
エツチングして、スタックト・ゲート構造を形成する工
程とを含んでいる。
本発明の第１の実施例について、第１図（ａ）〜（ｉ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコンなど
の半導体基板１の上に厚さ２００人の５ｉ０２などの第
１のゲート絶縁膜２、Ｎ型で厚さ２０００人の第１の半
導体層３を順次堆積する。
の半導体基板１の上に厚さ２００人の５ｉ０２などの第
１のゲート絶縁膜２、Ｎ型で厚さ２０００人の第１の半
導体層３を順次堆積する。
つぎに１１５０℃以上の高温酸化で厚さ２００人の５ｉ
０２などの第２のゲート酸化膜４を形成したのち、Ｎ型
で厚さ２０００人の第２の半導体層５、厚さ１０００人
の二酸化シリコン膜６、厚さ１５００人の窒化シリコン
膜７を順次堆積して、フォトレジスト８を形成する。
０２などの第２のゲート酸化膜４を形成したのち、Ｎ型
で厚さ２０００人の第２の半導体層５、厚さ１０００人
の二酸化シリコン膜６、厚さ１５００人の窒化シリコン
膜７を順次堆積して、フォトレジスト８を形成する。
つぎに第１図（ｂ）に示すように、フォトレジスト８を
マスクとしてＲＩＥ法により異方性エツチングして、深
さ０．８μｍの溝９を形成し、ＳｉＯ□などの眉間絶縁
膜１０を堆積する。
マスクとしてＲＩＥ法により異方性エツチングして、深
さ０．８μｍの溝９を形成し、ＳｉＯ□などの眉間絶縁
膜１０を堆積する。
つぎに第１図（ｃ）に示すように、ＲＩＥ法により眉間
絶縁膜１０をエッチバックして、溝９の底部と窒化シリ
コン膜７の表面とを露出させ、Ｐ型にドープした第３の
半導体層１１を厚さ１μｍまで成長させる。
絶縁膜１０をエッチバックして、溝９の底部と窒化シリ
コン膜７の表面とを露出させ、Ｐ型にドープした第３の
半導体層１１を厚さ１μｍまで成長させる。
つぎに第１図（ｄ）に示すように、第３の半導体層１１
をエッチバックして窒化シリコン膜７を露出させる。
をエッチバックして窒化シリコン膜７を露出させる。
つぎに第１図（ｅ）に示すように、選択的に素子分離帯
上のみに厚い（たとえば８０００人）二酸化シリコン膜
１２を形成する。
上のみに厚い（たとえば８０００人）二酸化シリコン膜
１２を形成する。
つぎに第１図（ｆ）に示すように、窒化シリコン膜７を
除去する。
除去する。
つぎに第１図（ｇ）に示すように、二酸化シリコン膜６
を除去する。
を除去する。
つぎに第１図（ｈ）に示すように、厚さ２０００人の第
４の半導体膜１３を成長させ、フォトレジスト１４を形
成する。
４の半導体膜１３を成長させ、フォトレジスト１４を形
成する。
つぎに第１図（ｉ）に示すように、フォトレジスト１４
をマスクとして選択エツチングしてゲート電極パターン
を形成し、拡散層１５を形成し、眉間絶縁膜１６を堆積
し、コンタクト孔１７を開口し、金属配線１８を形成し
て素子部が完成する。
をマスクとして選択エツチングしてゲート電極パターン
を形成し、拡散層１５を形成し、眉間絶縁膜１６を堆積
し、コンタクト孔１７を開口し、金属配線１８を形成し
て素子部が完成する。
従来技術では素子分離帯のトレンチ溝の上に厚い二酸化
シリコン膜を形成するために用いていた窒化シリコン膜
が、第２の半導体層と直接接していだのに対し、本実施
例においては窒化シリコン膜と第２の半導体層との間に
二酸化シリコン膜を形成し、窒化シリコン膜と第２の半
導体層とを直接接触させていないところに特徴がある。
シリコン膜を形成するために用いていた窒化シリコン膜
が、第２の半導体層と直接接していだのに対し、本実施
例においては窒化シリコン膜と第２の半導体層との間に
二酸化シリコン膜を形成し、窒化シリコン膜と第２の半
導体層とを直接接触させていないところに特徴がある。
つぎに本発明の第２の実施例について、第２図（ａ）〜
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
第１の実施例と同様にして第１図（ｇ）と同じ第２図（
ａ）の構造が得られる。
ａ）の構造が得られる。
つぎに第１図（ｂ）に示すように、厚さ１５００人のＷ
Ｓｉなどからなるシリサイド層１９を形成する。
Ｓｉなどからなるシリサイド層１９を形成する。
つぎに第２図（Ｃ）に示すように、フォトレジスト１４
をマスクとして選択エツチングしてゲート電極パターン
を形成し、拡散層１５を形成し、眉間絶縁膜１６を堆積
し、コンタクト孔１７を開口し、金属配線１８を形成し
て素子部が完成する。
をマスクとして選択エツチングしてゲート電極パターン
を形成し、拡散層１５を形成し、眉間絶縁膜１６を堆積
し、コンタクト孔１７を開口し、金属配線１８を形成し
て素子部が完成する。
第２の実施例の特徴は、第２の半導体層の上に挟んだシ
リサイド層の電気抵抗がポリシリコンなどの半導体層よ
りも小さいので、ゲート電極の層抵抗を下げることがで
きることにある。
リサイド層の電気抵抗がポリシリコンなどの半導体層よ
りも小さいので、ゲート電極の層抵抗を下げることがで
きることにある。
第２の半導体層上に二酸化シリコン膜を挟んで窒化シリ
コ膜を堆積しているため、ホット燐酸を用いて素子分離
帯の窒化シリコン膜をエツチングする燐酸に、第２の半
導体層の表面を直接さらすことがない。
コ膜を堆積しているため、ホット燐酸を用いて素子分離
帯の窒化シリコン膜をエツチングする燐酸に、第２の半
導体層の表面を直接さらすことがない。
そのため第２の半導体層の表面の損傷や荒れを少なくし
て、第４の半導体層との密着性を改善することができな
。
て、第４の半導体層との密着性を改善することができな
。
第１図（ａ）〜（ｉ）は本発明の第１の実施例を示す断
面図、第２図（ａ）〜（ｃ）は本発明の第２の実施例を
示す断面図、第３図（ａ′）〜（ｇ）は従来技術による
不揮発性半導体記憶装置の製造方法を示す断面図である
。 １・・・半導体基板、２・・・第１のゲート絶縁膜、３
・・・第１の半導体層、４・・・第２のゲート絶縁膜、
５・・・第２の半導体層、６・・・二酸化シリコン膜、
７・・・窒化シリコン膜、８・・・フォトレジスト、９
・・・溝、１０・・・層間絶縁膜、１１・・・第３の半
導体層、１２・・・素子分離帯の二酸化シリコン膜、１
３・・・第４の半導体層、１４・・・フォトレジスト、
１５・・・拡散層、１６・・・層間絶縁膜、１７・・・
コンタクト孔、１８・・・金属配線、１９・・・シリサ
イド層。
面図、第２図（ａ）〜（ｃ）は本発明の第２の実施例を
示す断面図、第３図（ａ′）〜（ｇ）は従来技術による
不揮発性半導体記憶装置の製造方法を示す断面図である
。 １・・・半導体基板、２・・・第１のゲート絶縁膜、３
・・・第１の半導体層、４・・・第２のゲート絶縁膜、
５・・・第２の半導体層、６・・・二酸化シリコン膜、
７・・・窒化シリコン膜、８・・・フォトレジスト、９
・・・溝、１０・・・層間絶縁膜、１１・・・第３の半
導体層、１２・・・素子分離帯の二酸化シリコン膜、１
３・・・第４の半導体層、１４・・・フォトレジスト、
１５・・・拡散層、１６・・・層間絶縁膜、１７・・・
コンタクト孔、１８・・・金属配線、１９・・・シリサ
イド層。
Claims (1)
- 一導電型半導体基板上に第１のゲート絶縁膜、第１の
半導体層、第２のゲート絶縁膜、第２の半導体層、二酸
化シリコン膜、窒化シリコン膜を順次成長する工程と、
素子分離帯用の前記窒化シリコン膜、二酸化シリコン膜
、第２の半導体膜、第２のゲート絶縁膜、第１の半導体
膜、第１のゲート絶縁膜、前記基板の表面を順次選択エ
ッチングして溝を形成する工程と、該溝内部の側壁のみ
に層間膜を形成する工程と、第３の半導体層を成長して
からエッチバックして前記窒化シリコン膜を頭出しする
工程と、素子分離帯の前記第３の半導体層の表面を酸化
する工程と、窒化シリコン膜をエッチングする工程と、
前記二酸化シリコン膜をエッチングする工程と、前記第
２の半導体層とオーミック接触する第４の半導体層を成
長する工程と、所定領域の前記第４の半導体膜、第２の
ゲート絶縁膜、第１の半導体層、第１のゲート絶縁膜を
順次選択エッチングして、スタックト・ゲート構造を形
成する工程とを含むことを特徴とする不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288806A JP2611535B2 (ja) | 1990-10-25 | 1990-10-25 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288806A JP2611535B2 (ja) | 1990-10-25 | 1990-10-25 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162574A true JPH04162574A (ja) | 1992-06-08 |
| JP2611535B2 JP2611535B2 (ja) | 1997-05-21 |
Family
ID=17734977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288806A Expired - Lifetime JP2611535B2 (ja) | 1990-10-25 | 1990-10-25 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611535B2 (ja) |
-
1990
- 1990-10-25 JP JP2288806A patent/JP2611535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611535B2 (ja) | 1997-05-21 |
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