JPH04155968A - Ｍｏｓｆｅｔ及び該ｍｏｓｆｅｔを用いた論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 のＩ　野 本発明はＭＯＳＦＥＴ及び該ＭＯＳＦＥＴを用いた論理
回路に関し、より詳しくは半導体集積回路の構成要素と
して用いられ、Ｓｉ基板表面近傍にソース及びドレイン
が形成され、これらソース・ドレイン間の上方に絶縁膜
を介してゲート電極が形成されているＭ　ＯＳ　（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−３ｅｍｉｃｏｎ−ｄｕｃｔｏｒ）
　Ｆ　Ｅ　Ｔ　（電界効果トランジスタ）及び該ＭＯ３
ＦＥＴを用いた論理回路に関する。

灸來凹肢ｌ 半導体集積回路（Ｉ　Ｃ）には能動デバイスとしてバイ
ポーラトランジスタを用いるものとＭＯＳＦＥＴを用い
るものとがあるが、ＭＯＳＦＥＴを用いたものの方がバ
イポーラトランジスタを用いたものより１桁以上集積度
を上げることができる利点がある。

ＭＯＳＦＥＴは一般に第６図（ａ）に示したように構成
されており、Ｓｉ基板１０の表面近傍に所定間隔へたて
てソース１３、ドレイン１４が形成され、これらソース
１３とドレイン１４との間の上方にはＳｉｎ、等からな
る絶縁膜１１が形成され、この絶縁膜１１のさらに上方
にはポリシリコンからなるゲート電極１２が形成されて
いる。かかるＭＯＳＦＥＴの構造を模式的に示したもの
が第６図（ｂ）である。そしてソース１３とドレイン１
４との間がチャネル１５となりゲート電極１２への電圧
印加によりスイッチング動作が行なわれるようになって
いる。すなわち、ドレイン電圧ｖ０を一定としたときの
ドレイン電流Ｉｏのゲート電圧ｖＯ依存性は第７図に示
す如く、■。が低いときにはソース１３・ドレイン１４
間に電流は流れないが、■ｏがある閾値電圧ｖ７．４以
上になると急にドレイン電流ＩＯが流れるようになる。

このようにＶａをコントロールすることにより工。を流
したり、切ったりするスイッチング動作を行なわせるこ
とが可能となる。

ＭＯＳＦＥＴにはｖ６＝０のときにドレイン電流ＩＤが
流れないものと流れるものとがあり、前者をエンハンス
ト形ＭＯ３ＦＥＴ、後者をデイブレジョン形ＭＯ３ＦＥ
Ｔという。またドレイン電流工。が電子電流によるもの
と正孔電流によるものとがあり、前者をｎ形ＭＯ５ＦＥ
Ｔ、後者をｐ形ＭＯ５ＦＥＴという。これらの組み合わ
せによりインパーク等種々の論理回路が実現できる。

第８図に示した論理回路は論理演算機能の１つであるＥ
ｘｃｌｕｓｉｖｅ　−Ｎ　ＯＲ機能をｎ形ＭＯ３ＦＥＴ
とｐ形ＭＯ５ＦＥＴとからなるＣＭＯ５構造を用いて実
現させたものであり、入力Ａ、Ｂに対する出力子が下記
の（１）式を満たすように設計されている。

で−＝Ｘて口ｒ＝１・　（Ａ＋Ｂ）・・・〔１）Ｅｘｃ
ｌｕｓｉｖｅ　−Ｎ　ＯＲ論理機能は乗算器等の構成要
素になるものであり、このようにＭＯＳＦＥＴのスイッ
チング機能を利用して乗算器等種々の論理回路の実現が
可能となる。

日が　゛しよ゛とする課８ しかし、従来のＭＯＳＦＥＴを用いて論理演算機能を実
現させるには前記Ｅｘｃｌｕｓｉｖｅ　−Ｎ　ＯＲ論理
機能を例にとっても１０個のＭＯＳＦＥＴを要する。更
に入力Ａ、Ｈに対する出力子の遅延時間はこの程度の回
路でも〜ｌ　０−８（ｓｅｃ　）に達するといった課題
があった。

本発明は上記した課題に鑑み発明されたものであって、
集積回路の技術向上のために出来る限り少数のデバイス
で目的の機能を実現することができ、また出力の遅延時
間も短くすることができるような高性能ＭＯＳＦＥＴ及
び該ＭＯＳＦＥＴを用いた論理回路を提供することを目
的としている。

課　を　゛するための 上記目的を達成するために本発明に係るＭＯＳＦＥＴは
、Ｓｉ基板表面近傍にソース及びドレインが形成され、
これらソース・ドレイン間の上方に絶縁膜を介してゲー
ト電極が形成されたＭＯＳＦＥＴにおいて、前記絶縁膜
と前記ゲート電極との間に共鳴トンネリング構造体層が
形成されていることを特徴としており、 また本発明に係る上記２載のＭＯＳＦＥＴを用いた論理
回路は、ゲート電極に抵抗を介して２つの入力端子が接
続され、ドレインに定電圧源及び出力端子が接続され、
ソース及び基板は接地されていることを特徴としている
。

止 上記した構造によれば、Ｓｉ膜と該Ｓｉ膜のバンドギャ
ップよりも大きい絶縁膜を交互に接合させたときにでき
るポテンシャル井戸構造においてその幅をド・ブロイ波
長程度以下にした場合、量子効果が現われ、前記ポテン
シャル井戸内に準位が形成される。このとき前記Ｓｉ膜
が井戸となり、ゲート電圧が印加されていない場合には
前記ゲート電極と前記Ｓｉ膜とは絶縁状態にあるが、あ
る所定のゲート電圧が印加されると共鳴トンネリング効
果により、前記ゲート電極と前記Ｓｉ膜とは導通状態と
なる。この結果共鳴状態のときにのみ、絶縁膜の膜厚が
小さくなったような挙動を示すこととなる。また、この
時の変化はホットエレクトロンによるため、そのスピー
ドは１０−１２（ｓｅｃ　）のオーダーで生じることに
なる。

また上記した構造のＭＯＳＦＥＴを用いた論理回路は、
ゲート電極に抵抗を介して２つの入力端子が接続され、
ドレインに定電圧源及び出力端子が接続され、ソース及
び基板は接地されているので少数のデバイスで目的とす
る機能を果たすことが可能となる。

！施土 以下、本発明に係るＭＯＳＦＥＴの実施例を図面に基づ
いて説明する。

第１図は本実施例に係るＭＯＳＦＥＴの構造を示してお
り、Ｓｉ基板２０の表面近傍には所定間隔へだててソー
ス２１及びドレイン２２が形成されている。これらソー
ス２１・ドレイン２２間がチャネル２５となり、このチ
ャネル２５の上方にＳｉＯ□からなる絶縁膜２４が積層
形成され、さらにこの絶縁膜２４の上方に共鳴トンネリ
ング構造体層２６のポテンシャル井戸を形成するＳｉ膜
２６ａが積層形成されている。このＳ１膜２６ａの上方
にはＳｉ膜２６ａのバンドギャップよりも大きいＳｉＯ
□膜２６ｂが形成されており、これらＳ１膜２６ａと５
ｉｎｓ膜２６ｂとにより共鳴トンネリング構造体層２６
が構成され、ＳｉＯ□膜２６ｂの上方にはポリＳｉから
なるゲート電極２３が形成されている。

上記した構造を有するＭＯＳＦＥＴにおいて、Ｓ１基板
２０に対するゲート電圧ｖ６が０のときは、第２図（ａ
）に示したようにゲート電極２３とポテンシャル井戸を
形成するＳｉ膜２６ａとはＳｉＯ□膜２６ｂを介して絶
縁状態にあるが、第２図（ｂ）に示したようにＶａとし
て適度の正電圧■１をかけた場合、共鳴トンネリング効
果が現われ、第２図（ａ）に示したように５ｉｌｌＪｊ
２６ａの幅を電子の波長の半波長とするＥｌの運動エネ
ルギを持つ電子が共鳴状態となる。そのためＥｌに相当
する波長を持つ電子がＳｉＯ□膜２６ｂを透過できるよ
うになり、ゲート電極２３とＳｉ膜２６ａとは導通状態
になる。

よってＶ、＝Ｖ、の共鳴状態のときのみ絶縁膜２４及び
Ｓ１膜２６ａ、ＳｉＯ，膜２６ｂからなるゲート絶縁膜
の膜厚は一時的に小さくなったのと同様の状態となり、
閾値電圧も一時的に低（なる。このような現象のため、
本実施例に係るＭＯＳ　Ｆ　ＥＴにおけるゲート電圧−
ドレイン電流特性は第３図に示したようになり、更にこ
の現象はホットエレクトロンによって生じるため、その
スピードは１０−＋２（ｓｅｃｌのオーダーであり、本
実施例に係るＭＯＳＦＥＴは高速スイッチングデバイス
として非常に有効である。

共鳴トンネリング構造体層２６を構成する５ｉＯａ膜２
６ｂの膜厚Ｔｏは大きすぎるとトンネリング電流の減少
につながり、小さすぎると共鳴状態にないときにもＦｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れてしまう。後者
に関しては酸化膜（ＳｉＯ□）中の電界強度を６　Ｘ　
１０’　（Ｖ／ｃｍ）以下におさえれば問題にならない
ので、ゲート電圧Ｖ、＝５Ｖとすれば絶縁膜２４の膜厚
Ｔａｘが１００（人）以上であればＴｏは数人あればよ
い、前者に関してはＴｏ＜５０人が好ましい。

共鳴トンネリング構造体層２６を構成するもう１つの要
素Ｓｉ膜２６ａの膜厚Ｔｓは、量子準位を形成する必要
性から数人＜Ｔｓ＜５０人が好ましく、またＴｓを変え
ることにより共鳴電圧ｖ１を制御することができる。絶
縁膜２４の膜厚Ｔｏｘはチャネル長に依存するがチャネ
ル長が０．５（μＩＩ＋）程度の場合、Ｔａｘは１００
（人）程度が好ましい。

尚、共鳴トンネリング構造体層２６は該層を複数積層し
てもよいが、実用上３個以内が好ましい。

また、上記実施例においてはトンネル構造体層２６とし
てＳｉ膜２６　ａ　、　Ｓｉｎｇ膜２６ｂを用いたが、
何らこれらに限定されるものではなく、Ｓｉ膜２６ａに
代わるものとしてＧｅ膜を、５ｉＯａ膜２６ｂに代わる
ものとして５ｉｓＮｎ膜を用いても差し支えない。

またゲート電極２３としてはポリＳｉを用いたが、それ
に代わるものとしてＷ等高融点を有する金属を用いても
差し支えない。

次に、上記実施例に係るＭＯＳＦＥＴをデバイスとして
用いてＥｘｃｌｕｓｉｖｅ−Ｎ　ＯＲ論理機能を実現さ
せたものについて説明する。

第４図は本実施例に係るＥｘｃｌｕｓｉｖｅ−Ｎ　ＯＲ
論理回路を示したものであり、入力端子２７．２８はそ
れぞれ１００Ωの抵抗２９．３０を介してゲート電極３
５に接続され、ドレイン３１はＩＫΩの抵抗３２を介し
て３ｖの定電圧源に接続され、また出力端子０が接続さ
れている。ソース３３とＳｉ基板３４は接地され、入力
端子２７．２８に電圧を印加することにより出力端子τ
から信号が取り出せるようになっている。ＭＯＳ　Ｆ　
ＥＴの各パラメータはＴｏ・３０（人）、丁ｏｘ１００
ｆ人）チャネル長＝０゜５　（ｕ　ｍ）に設定した。

第５図は本実施例に係るＥｘｃｌｕｓｉｖｅ−Ｎ　ＯＲ
論理回路の動作状態を示している。入力端子２７．２８
からの入力が共にＨｉｇｈ　（３Ｖ）のとき、ゲート電
圧は３Ｖとなり、共鳴電圧Ｖ、　（１，５Ｖｌより高く
、ソース３３・ドレイン３１間の抵抗は負荷抵抗３２に
比べて大きくなり、出力℃−はＨｉｇｈとなる。

同様に入力端子２７．２８からの入力が共にＬｏｗ（Ｏ
ｖ）のとき、ゲート電圧はＯｖとなり、共鳴電圧■１よ
り低く、ソース３３・ドレイン３１間の抵抗は負荷抵抗
３２に比べて非常に大きくなり、出力正はＨｉｇｈとな
る。

一方、入力端子２７．２８からの入力レベルが異なると
き、ゲート電圧は１゜５ｖとなり、共鳴状態となる。こ
のときソース３３・ドレイン３１間の抵抗は負荷抵抗３
２に比べて小さくなり出力正はＬｏｗとなる。

以上の動作はＥｘｃｌｕｓｉｖｅ−Ｎ　ＯＲ論理機能そ
のものであり、従来は１０個近くものデバイスを必要と
していた機能が１つのデバイスと３つの抵抗のみで実現
できることになる。

このように本実施例に係るデバイスでは高機能化が図ら
れており、論理回路を構成するデバイスの数を大幅に減
少させることができる。従って集積回路の小型化高性能
化を図ることができ、また遅延時間もホットエレクトロ
ンの利用及びデバイス数の減少効果の両面から大幅に小
さくすることができる。

光ｌ蒙Σ弘果 以上の説明により明らかなように、本発明に係るＭＯＳ
ＦＥＴは、絶縁膜とゲート電圧との間に共鳴トンネリン
グ構造体層が形成されているため、種々の論理演算機能
を実現させる集積回路において本発明に係るＭＯＳＦＥ
Ｔをデバイスとして用いることにより、従来より大幅に
少数のデバイスで目的の機能を果たすことができ、また
出力の遅延時間も大幅に短くすることができる。従って
集積回路の小型化、高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るＭＯＳＦＥＴの一実施例を示す概
略断面図、第２図は共鳴トンネリング構造体層における
動作原理を示すエネルギーバンド図、第３図は実施例に
係るＭＯＳＦＥＴのゲート電圧−トレイン電流特性を示
したグラフ、第４図は実施例に係るＭＯＳＦＥＴを用い
てＥｘｃｌｕｓｉｖｅ−ＮＯＲ論理回路を構成した回路
図、第５図は実施例に係るＥｘｃｌｕｓｉｖｅ−Ｎ　Ｏ
Ｒ論理回路の入出力特性を示した電圧と時間の波形図、
第６図（ａ）（ｂ）は従来のＭＯＳＦＥＴを示す概略断
面図及びＭＯＳＦＥＴを記号的に表わした図、第７図は
従来のＭＯＳＦＥＴのゲート電圧−ドレイン電流特性を
示したグラフ、第８図は従来のＭＯＳ　Ｆ　ＥＴを用い
たＥｘｃｌｕｓｉｖｅ−Ｎ　ＯＲ論理回路図である。 ２０・・・Ｓｉ基板 ２１・・・ソース ２２・・・ドレイン ２３・・・ゲート電極 ２４・・・絶縁膜 ２６・・・共鳴トンネリング構造体層 ２６ａ・・・Ｓｉ膜 ２６ｂ・・・Ｓｉ０ｇ膜 特許出願人　：　住友金属工業株式会社代　理　人　：
　弁理士　　弁内　龍二第１図 第３図 第５図 第６図 （ａ） （ｂ） ０り 昧

Claims (2)

【特許請求の範囲】
1. （１）Ｓｉ基板表面近傍にソース及びドレインが形成さ
   れ、これらソース・ドレイン間の上方に絶縁膜を介して
   ゲート電極が形成されたＭＯＳＦＥＴにおいて、前記絶
   縁膜と前記ゲート電極との間に共鳴トンネリング構造体
   層が形成されていることを特徴とするＭＯＳＦＥＴ。
2. （２）ゲート電極に抵抗を介して２つの入力端子が接続
   され、ドレインに定電圧源及び出力端子が接続され、ソ
   ース及び基板は接地されている請求項１記載のＭＯＳＦ
   ＥＴを用いた論理回路。