JPH04151845A

JPH04151845A - 半導体装置の製造方法

Info

Publication number: JPH04151845A
Application number: JP2239835A
Authority: JP
Inventors: Toru Yoshida; 亨吉田; Masaaki Muto; 武藤　雅彰; Masaru Sakaguchi; 勝坂口; Munehisa Kishimoto; 岸本　宗久; Kunio Matsumoto; 邦夫松本; Koji Serizawa; 弘二芹沢; Aizo Kaneda; 金田　愛三; Isao Omori; 大森　功; Shingo Yorisaki; 眞吾寄崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-12
Filing date: 1990-09-12
Publication date: 1992-05-25
Anticipated expiration: 2015-03-15
Also published as: JP3020574B2; US5219765A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の製造方法に係り、特に半導体製
造過程においてウェハエージングを行ない、その後プロ
ーブ検査し、その結果をウェハ製造工程にフィードバッ
クする半導体装置の製造方法に係るものである。

〔従来の技術〕

従来の半導体製造工程を、第８図を用いて説明する。半
導体製造工程は、大きく分けて前工程と後工程に分かれ
る。前工程は、所定の回路機能をウェハに作り込むウェ
ハ完工程１、ウェハ内のＬＳＩチップの動作を１個１個
検査するプローブ検査工程２を順次経て、後工程へと引
き継がれる。

上記ウェハ完工程１における主な工程は、Ｓｌの熱酸化
に代表される熱酸化工程１ａ、イオンインプランテーシ
ョンに代表される不純物導入工程１ｂ１高周波プラズマ
を利用したＡ１のスパッタ蒸着に代表される薄膜形成工
程１Ｇ、パターニングのための露光と酸素プラズマによ
るエツチングを行うリングラフィ工程１ｄ、及び洗浄工
程１ｅが挙げられる。

後工程では、まずダイシング工程６でウェハ内のＬＳＩ
チップを１個１個に分離し、上記プローブ検査工程２で
良品とされたＬＳＩチップをパッケージング工程４でパ
ッケージングする。上記パッケージング工程４では、Ｌ
ＳＩチップをリードピンとともに樹脂で封止したり、セ
ラミックスの容器に気密封止したりして、半導体装置と
して完成させる。また、テープ上に形成されたリード端
子にＬＳＩチップの電極を接続するＴ　Ａ　Ｂ　（Ｔａ
ｐｅＡｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ　）として完
成させるものである。

次に前述したような完成品として形状を整えたＬＳＩチ
ップは、エージング工程５でエージングされる。エージ
ングとは、個々の半導体装置に所定の電圧を印加して所
定の雰囲気温度で所定の時間動作させる加速寿命試験、
例えば１２５℃で４〜９６時間動作させるような試験で
ある。その目的は、半導体装置の回路動作を安定させる
とともに、信頼性的な意味で寿命の短い半導体装置を不
良品として顕在化させることにある。その具体的な方法
としては、通常はエージングに必要な配線、部品を施し
たエージングボード上のソケットにパッケージングされ
たＬＳＩを収納し、高温恒温槽の中で電気動作を行うも
のがある。この工程で、上記プローブ検査工程２で良品
とされたＬＳＩチップであっても、温度ストレス、電気
的ストレスを所定時間加えられることによりある割合で
不良となるものである。このようなＬＳＩチップは前工
程で何等かの不良要因が作り込まれたにもかかわらず、
プローブ検査工程２では不良とならず、エージング工程
５により不良現象が顕在化したものである。エージング
工程５で発生した不良品は次の選別工程６で除去され、
良品のみが出荷されるのである。従って、適切な条件で
エージングを行うことにより、実使用において充分な端
層年数を有する製品のみを出荷できるのであり、エージ
ングは半導体製造工程において必要不可欠な工程なので
ある。

しかしながら、上記エージング工程には以下のような問
題があった。まず第１に上記エージング工程５はパッケ
ージング工程４の後に行われるため、寿命の短い、信頼
性の低い不良チップをも組み立ててしまい、結果的にむ
だな作業を行っていた。第２として、高密度実装をする
ために半導体装置をチップ状態で実装したいという要求
が高まっているにもかかわらず、上記半導体製造工程で
はチップ状態でのエージングが実施されておらず、信頼
性に不安が残っていた。特に、複数チップをモジュール
化した製品やユニットでは、製品やユニットでのエージ
ングにおいて不良が発生する確率は高くなるものである
。

そこで、近年ウェハの状態でエージングを行うウェハエ
ージングが検討されている。しかしながら、ウェハエー
ジングを行なうには、多数且つ微細なチップ上の電極に
対して安定した接触を行なうことが困難であること、及
びウェハという広い面積で前述の電極に対して接触を行
なうにはウェハの平坦度や熱による膨張を考慮しなけれ
ばならないことが問題となっている。以上のような問題
点を有しながらも、以下のようなウェハエージングが考
えられている。すなわち、ウェハ完工程１の後、プロー
ブ検査工程２の前にウェハに対してエージングを行うも
のである１例えば、特開昭６０−１６７５４５に見られ
るように、被試験ウェハと同一素材のウェハに電源印加
用パッドを形成し、これをスクリーニング用ウェハとし
て被試験ウェハｌこ押し当て、ウェハ上の全てのチップ
に対して、一括してエージングを行うものがある。また
、特開昭６２−１４３４３６ではウェハエージングを行
うための通電治具として、基板上に電流制限用チップ抵
抗を接続した電源用電極を設けている。電流制限用チッ
プ抵抗は、ショート不良チップに対し、エージング中に
過大な電流が流れ込むのに防止するためのものである。

また、基板にスリットを設はスリットと被試験ウェハの
位置合せマークやスクライブラインとを整合させ、位置
合せを行うことも提案している。特開昭６２−２９３６
２９では上下方向に伸縮自在な針を多数設けたふたを被
試験ウェハに押し当て、チップ電極と針との間で安定し
た接触状態を得ることを提案している。また、上記３つ
の従来例では、エージング用基板と被試験ウェハは２枚
の板に挾むか、あるいはエージング基板と１枚の板の間
に被試験ウェハを挾むようにして圧力を印加し、固定し
た状態でエージングを行うように提案されている。

〔発明が解決しようとする課題〕

ここで、ウェハエージングにより不良品が検出された場
合、その不良発生原因はウェハ完成までの前工程にある
ことになる。従って、その不良検出情報から不良発生工
程を解析し、早急に前工程にフィードバックし、不良発
生工程を修理することによりこれ以上不良品が発生しな
いようにすることができる。

しかしながら、上記従来技術はその点について何等考慮
がされていなかった。

即ち、前工程の改善に役立てるためのチップの信頼性ｌ
こ関する不良情報の前工程へのフィードバックについて
考慮されていなかったのである。

さらに、上記従来例のようなウェハエージング方法では
、ウェハ全域のチップを同一の安定した条件で、確実に
且つ効率的にエージングをすることが困難であった。す
なわち、特開昭６２−１４５４３６に示されたエージン
グ方法では、多数の電流制限用チップ抵抗を必要とする
ため、エージング装置が大きくなりすぎるという問題が
ある。

次に、特開昭６２−２９５６２９に示されたエージング
方法では、ウェハ上のチップ電極の狭ピッチ化、例えば
１００，１ｍ以下のピッチに対しては対応が困難である
という問題がある。また、特開昭６２−１４５４５６の
エージング方法では、給電用電極とスリットとは別工程
により形成されるので、両者の相対位置精度を精度良く
取ることができず、ウェハ全域の電極に給電用電極を正
確に位置合せすることが困難であるという問題がある。

さらに、エージング中のチップの動作においては、電源
電流の周期的変化や、外部からの電気的ノイズの浸入に
より、電源電圧が変動しやすいため、安定した動作が行
えず、時としてチップの破壊に至ることがあるが、上記
従来技術では、これを防止する手段について何隻記載さ
れていない。上記従来技術では、多数のウニ・・を一括
してエージングすること、及び給電電極をウェハ全域に
渡って均一な圧力で押し当てることについて何隻考慮し
ていない。

従って、上記従来技術によっては、ウェハエージングを
確実に且つ効率良く行い、信頼性の高い不良情報を収集
し、その不良情報を迅速に前工程にフィードバックする
ことができなかった。

本発明は、上記した問題点を解決し、ウェハエージング
を確実に且つ効率良く行い、信頼性に関する不良情報を
収集し、その不良情報を迅速に前工程にフィードバック
し、信頼性の高い半導体装置を製造するための半導体製
造工程を提供することを目的とする。

〔課題を解決するための手段〕

そのための手段として、本発明の半導体製造工程は、ウェハｌこ所定の機能を作り込む複数の工程を有するウ
ェハ完工程と、ウェハ完工程により作られたウェハをエージングするウ
ェハエージング工程と、ウェハエージング工程によりエージングされたウェハの
所定の機能を検査し良チップと不良チップを識別するプ
ローブ検査工程と、プローブ検査工程により検査されたウェハのチップを１
個１個に分離するダイシング工程と、ダイシング工程に
より分離されたチップをプローブ検査からの不良情報に
より良チップと不良チップに選別する選別工程と、プローブ検査工程からの不良情報を解析しウェハ完工程
にフィードバックするフィードバック工程とを有するこ
とを特徴とする。

次に、正確な不良情報を得る方法を詳細に説明する。

正確な不良情報を得るためには、確実にウェハエージン
グを行なわなければならない。確実にウェハエージング
を行なうためには、次のような方法を用いる。

ウェハエージングはチップに電流を流して行なうが、そ
のときに電源電流の周期的変化や外部からのノイズによ
り電源電圧が変動してしまう可能性がある。その変動を
防止するには、エージング時に、ノイズ抑制用積層セラ
ミックチップコンデンサを使用する。またチップに過度
な電流が流れることを防止するために、電流制限用厚膜
または薄膜抵抗体を使用する。

ウェハエージングはウェハ内のチップと給電用電極とを
接触させて行なうが、ウェハの歪や給電用電極の高低差
により接触しないことがある。そこで、チップと給電用
電極の間に弾力性を有する異方性導電材料を介入させる
。

また、給電用電極とウェハ上の電極とを精度良く位置合
わせを行なうために、給電用ボードに、給電用電極と同
時に位置合わせマークを形成する。

多数のウェハを一括してエージングするためには、複数
のウェハと複数の給電ボードを交互に積み重ねし、一括
して荷重を加える手段を用いる。

また、給電電極をウェハ全域に渡って均一な圧力で押し
当てることについては、加圧ブロックを有する容器内に
ウェハと給電ボードを重ねて設置し、容器内の気体を排
気し、大気圧と容器内圧の圧力差により加圧ブロックを
ウェハ又は給電ボードに押しつける手段を用いる。

〔作用〕

上記手段の作用および効果を以下に説明する。

クエハ完工程が有する主な工程としては、熱酸化工程、
不純物導入工程、薄膜形成工程、リングラフィ工程、洗
浄工程等がある。このような工程を通過して、ウェハに
半導体としての必要な機能が作り込まれる。そして、半
導体装置として必要な機能が作り込まれたウェハを上記
ウェハエージング工程によりウェハエージングし、その
機能の長期的信頼性を検査するための試験を行なう。そ
の後、上記プローブ検査により詳細にその半導体装置と
しての機能を試験することにより、信頼性に関して不良
チップとされるものがでてくる。そして、その後上記ダ
イシング工程によりウェハ中のチップが、１個１個に分
離される。１個１個に分離されたチップは、上記プロー
ブ検査工程により得られた不良情報に従って、上記選別
工程により良チップと不良チップに選別される。この選
別工程により長期的信頼性の面で不良チップとされたチ
ップを製品として出荷することを防ぐことができるので
ある。さらに、上記プローブ検査により得られた不良情
報をフィードバック工程により解析して、クエハ完工程
のどの工程が不良を発生させているかを判断するのであ
る。このように、ウェハ完工程が終了したすぐ後にウェ
ハエージングし、プローブ検査すれば無駄な他の工程を
経ることなく、不良発生工程を改修することができるの
である。上記工程を経ることにより半導体装置製造工程
を、無駄なく、かつ確実に長期的信頼性を有する半導体
装置を製造するものとすることができるのである。

さらに、上記不良情報をプローブ検査だけでなく、ウェ
ハエージング工程から得ることにより、不良Ｊこ関する
情報を増やすことができ、不良情報を更に確かなものと
できる。

つぎに、上記フィードバック工程の解析について詳細に
説明する。

不良情報を解析するにあたって、得られた不良情報はウ
ェハ内に存在する各チップ毎のものであるので、ウェハ
内不良発生マツプ作成工程によりウェハ内不良発生マツ
プを作成することができ、ウェハ内のどこに不良チップ
が存在しているかを認識することができる。従って、ウ
ェハ内のどこに不良チップが集中しているかを調べ、そ
の集中範囲から不良発生工程を解析工程により解析する
ことができるのである。

さらに、ウェハ内不良発生マツプ作成工程を不良現象ご
とに行なえば、各不良現象によりその依存する不良発生
工程が異なるのでさらに詳細に不良工程を解析すること
ができる。また、半導体製造工程は、同じ製造工程であ
ってもロット毎に異なる装置を通過するものであり、ロ
ット毎の不良情報を解析することにより、同じ製造工程
を行なう装置の中のどの装置が不良発生装置かを解析す
ることができる。

次に、ノイズ抑制用積層セラミックコンデンサは、一定
の安定した電圧をチップに供給する作用を持つ。

また、電流制限用厚膜または薄膜抵抗体は、チップに過
度な電流が流れることを防止する。

チップと給電用電極の間に介入させる異方性導電材料は
、その弾力性を利用して、確実な接触を得る働きをする
。

給電用ボードに形成した位置合わせマークは、給電用電
極とチップ上の電極を精度良く位置合わせさせる作用を
有する。

複数のウェハと複数の給電ボードを交互に積み重ねし、
一括して荷重を加えることは、均一な荷重を多数のウェ
ハに加えることができ、同一条件でウェハエージングす
ることができるので安定した不良情報を得ることができ
る。

また、加圧ブロックを有する容器内の気体を排気してウ
ェハと給電ボードを押しつける方法は、ウェハ全体に均
一な圧力を加えることができ、安定した不良情報を得る
ことができる。

〔実施例〕

以下、本発明の実施例を図面に従って説明する。

第１図は、本発明によるウェハエージング工程１０５を
含むＬＳＩの製造工程を示す。ウェハエージング工程１
０５はウェハ完工程１の後に続いて実施され、その後プ
ローブ検査工程２において、信頼性の検査である電気的
特性測定が実施される。

ここまでの工程が前工程であり、ＬＳＩウエノ）自体は
、その後、グイシング工程６、パッケージング工程４、
選別工程６等の後工程を経て製品として出荷される。

以上の工程において、ウェハエージング工程１０５はウ
ェハ状態のＬＳＩに対して実施されるが、そのウェハエ
ージング中に各チップの動作状態や電気的特性をモニタ
ーすることもでき、エージング中の不良情報を入手する
ことができる。これは例えば、メモリＬＳＩにおいて、
メモリセルに「１」または「０」のデータを書き込み、
その後そのメモリセルに書き込まれたデータを読みだし
、読みだされたデータと書き込まれたデータとを比較す
ることにより、両者が一致すれば良品、一致しなければ
不良品と識別することにより行なうことができる。

つぎに、ウェハエージング後のプローブ検査工程２では
、ウェハ上の各チップについて詳細な電気的特性の測定
が実施され、やはり不良発生に関する情報を得ることが
できる。

そして、この得られた不良情報は後述する方法に従って
各不良現象に分類される。ここで、各不良現象とその発
生原因（工程原因）には一定の関係が有ることがわかっ
た。上記一定の関係を第９図及び第１０図を用いて説明
する。

第９図及び第１０図は、半導体の不良現象とその工程原
因の関係をＭ　ＯＳ　Ｄ　ＲＡ　Ｍ　（Ｓｅｍ１ｏｏｎ
ｄｕｏｔｏｒ　Ｄｉｎａｎｉｏ　Ｒａｎｄａｍ　Ａｏｏ
ｅｓｓ　Ｍｏｍｏｒ＞’　）により説明したものである
。

ＭＯＳ　　ＤＲＡＭにデータ「１」又は「０」の書き込
み及び読みだしを各種動作条件で行ない、不良発生状況
により、いくつかの不良現象に分類する。その主な例と
しての原因を第９図に示す。またＭＯＳ　　ＤＲＡＭ　
　ＬＳＩの１個のメモリセルの等何回路を第１０図に示
す３．第９図において、不良現象Ａはメモリセル１００
に「１」または「０」を書き込んでも、読みだされるデ
ータが常に「１」に固定されてしまう不良現象である。

この回路的原因としては、主なものとしてｌ５Ｏ）ラン
ジスタ１０１のゲート絶縁膜破壊（Ａ−１）とＭＯＳト
ランジスタのゲート電極１０２とメモリキャパシタ１０
３のメモリキャパシタ電極１０４とのショー）（Ａ−２
）が考えられる。更に、上記回路的原因に対する工程原
因としては、次のものが考えられる。

（Ａ−１）Ａ−１−１プラズマダメージ酸素プラズマによるリソグラフィ工程１ｄで、各種イオ
ンがゲート絶縁膜に衝突して、膜を破壊するものである
。

Ａ−１−２イオンインプランテーションダメージ不純物導入工程１ｂで、ウェハ表面に電荷が蓄積され、
高電界が発生しゲート絶縁膜を破壊するものである。

Ａ−１−３異物薄膜形成工程１ｃにおいて異物が存在することにより、
ゲート絶縁膜の形成が妨げられ、ゲート絶縁膜を破壊す
るものである。

（Ａ−２）Ａ−２−１異物薄膜形成工程において異物が存在することにより、パタ
ーンのエツチング残りが発生し、ＭＯＳトランジスタの
ゲート電極１０２とメモリキャパシタ１０３のキャパシ
タ電極１０４が接近し、両者の絶縁性が劣化するもので
ある。

Ａ−２−２プラズマエッチ残りプラズマによるリングラフィ工程１ｄでパターンのエツ
チング残りが発生し、ＭＯＳトランジスタのゲート電極
１０２とメモリキャパシタ１０３のキャパシタ電極１０
４が接近し、両者の絶縁性が劣化するものである。

以上不良現象Ａに関する工程原因として主なものだけで
も上記５件が考えられる。従って、従来のバラケージン
グ工程４後に行なわれるエージング工程５による不良情
報では、パッケージングされた個々のチップについての
不良情報しか得られないので原因工程を推定し、調査、
改善するにも多大な労力と時間を必要とするのである。

次に不良現象Ｂについて説明する。この現象は、メモリ
情報を蓄えるメモリキャパシタ１０３の破壊によるもの
である。これは、第１０図のメモリキャパシタ電極１０
４の電圧を上昇または下降させるとメモリキャパシタ１
０３の誘電体を流れるリーク電流も増加または減少する
が、上記電圧が足格値の時に、上記リーク電流が規格値
以上流れてしまう不良減少である。その工程原因として
はメモリキャパシタ１０３の誘電体、例えば５１０２膜
の破壊（Ｂ−１）である。その工程原因としては以下の
ものが考えられる。

（Ｂ−１）Ｂ−１−１異物薄膜形成工程１Ｃにおいて異物が存在することにより、
５１０２膜の形成が妨げられ、８１０２膜が破壊される
ものである２３Ｂ−１−２プラズマダメージ酸素プラズマによるリソグラフィ工程１ｄで、各種イオ
ンが８１０２膜に衝突して、膜を破壊するものである。

Ｂ−１−５イオンインプランテーションダメージ不純物
導入工程１ｂで、ウェア・表面に電荷が蓄積され、高電
界が発生し５１０２膜を破壊するものである。

以上不良現象Ｂに関する工程改善も、不良現象Ａ同様に
従来技術では効率的に行なうことができない。

しかしながら本発明においては、ウェア１状態でエージ
ングしているので、ウェア１上のウェハ内の不良発生パ
ターンを得ることができ、これを解析することにより原
因工程を推定し、調査、改善することが出きるのである
。以下に、本発明の詳細な説明する。

ウェハ内の不良発生パターンを得て不良情報を解析する
ために上記得られた各チ・ンプごとの不良情報により、
各不良現象ごとにウェアＳ１枚１枚、ウェハのどの位置
にその不良現象（本実施例ではＡ、Ｂ）が発生している
かを示すウェハ内不良発生マツプをウェハ内不良発生マ
ツプ作成工程１０６により作成する。上記ウェアーエー
ジング工程１０５才たはプローブ検査工程２で得られた
不良情報をウェハ内不良発生マツプに表現する方法を説
明する。上記不良情報は、第１４図（ａ）に示すように
ウェハ１枚ごとにそのウェハ内の各チップに発生した不
良現象Ａ、Ｂが明らかにされる。

同図において、記号の記入の無いチップは良品チップを
示す、また、各フェノ１はそのウニノ一番号１２２　　
Ｗｉｊｋ（ｉ、ｊ、に＝０．１．２．６、・・・）及び
、その属する前工程製造ロット番号１２３　　Ｌｉｊｋ
　（ｉ、５％　］（＝Ｑ、１．２．３、・・・）が明ら
かにされている。次に、ウェア１１枚ごとに、かつ不良
現象１２４ごとに同図（ｂ）に示すように不良チップの
位置にｘ印をつけてウェア１内不良発生マツプとする。

このウェア・内不良発生マ・ンプの不良発生分布を後述
するように、解析し、複数の工程のうちから不良発生工
程を特定または数個に限定し、前工程にフィードバック
することができるものである。また、同図（Ｑ）に示す
ように、各不良現象ごとに同一ロットに属する複数のウ
ェハのウェハ内不良発生マツプをまとめ、一つのウェハ
内不良発生マツプに表現すれば、ロットとしてのウェハ
内不良発生マツプを得ることができ、ロットごとの不良
発生工程を特定または数個に限定し、前工程にフィード
バックすることができるものである。

以下、ウェハ内不良発生マツプを解析工程１０７により
解析し、不良工程を特定または数個に限定する方法の一
例について説明する。

ウェハ内不良発生マツプのパターンの定義について第１
５図を用いて説明する。まず、中心をウェハの外形臼１
５２の中心１５１と同一とし、その半径が上記外形臼１
５２のそれの１／２である同心円１５３を想定し、上記
外形臼１５２と該同心円１５３の間の領域にチップの全
領域が属するチップ（斜線で示す）を外周チップ１５４
と定義する。また該外周チップ１５４以外のチップを中
央チップ１５５と定義する。次に特定の不良現象につい
て、その不良現象が発生したチップ数をＮ１このうち上
記外周チップ１５４に属するチップ数をＮ。、中央チッ
プ１５５に属するチップ数をＮ１とし、Ｐｉを以下の様
に定義する。

Ｐｏ：Ｎｏ／Ｎｐ１＝Ｎ１／Ｎますａパターンは後述するｂ及び０パターンのいずれに
も該当しないパターンであり、ウェハ内のランダムな位
置に不良が発生するパターンであるＯ次にｂパターンは、例えばＰ。≧［１，８の場合であり
、ウェハ周囲に不良が発生するパターンである。また０
パターンは、例えばＰ１≧０．８の場合であり、ウェハ
中央部に不良が発生するパターンである。ここで、解析
工程を第１１図を用いて説明すると、ウェハ状態で実施
するエージング工程１０５またはその後のプローブ検査
工程２において、ウェハ上の各チップについて良・不良
が明らかにされ、不良チップについてはその電気的特性
より不良現象が明らかにされる。次に不良現象分類１１
２を実施するが、その方法は例えば第１２図に示すよう
に行う。即ち、不良チップのウェハ内での位置座標１２
１、そのチップの属するウェハ番号１２２、そのウェハ
が属するロット番号１２５及び不良現象１２４の各項目
により分類する。

なおロット番号１２６に関しては別途、前工程の各工程
に投入された年月日、各工程での装置識別番号、作業者
の名前等の情報が作成されている。

次に上記した不良現象の分類情報に基づいて、前述した
ようにウェハ内不良発生マツプ作成１１６を行い、この
不良発生マツプにより、後述する不良発生工程推定１１
４を行って、該当工程の調査、改善１１５を行う。

次に上記ウェハ内不良発生マツプ作成１１３の方法につ
いて、第１６図により詳細に説明する。

本実施例ではコンピュータのデイスプレィ上にウェハ内
不良発生マツプを表示することとする。

先ず、ロット番号１２３及びウェハ番号１２２を表示す
る。次にウェハの外形線１３１を描き、その中にチップ
の境界線１３２を描く。チップの位置座標は、第１３図
に示した様に、列番号１３３（ｉ）と行番号１３４（ｊ
）との組合わせ（１゜ｊ）により定義する。次に第１２
図の不良現象の分類情報により、不良が発生したチップ
と同一の位置座標に相当する上記デイスプレィ上の位置
に、その不良現象に相当する記号Ａ、　　Ｂ、　Ｃ・・
・を表示する。この作業は第１４図（ａ）に示すように
解析の対象とするウェハの枚数分村われる。

次に第１４図（ｂ）に示すように上記したデータから特
定の不良現象のデータのみを選び出し、ロット番号１２
３、ウェハ番号１２２及び不良現象１２４を表示し、上
記作業と同様に、その不良現象が発生したチップの位置
にｘ印をつけて、つの不良現象だけのウェハ内不良発生
マツプを表示する。このウェハ内不良発生マツプ情報に
より後述するように不良の原因を特定またはしぼり込ん
で前工程へ情報をフィードバックすることができる。ま
た更に、同図（０）に示すように、同一ロットに属する
全てのウェハの、同一不良現象の上記マツプ情報をまと
めてウェハ内不良発生マツプ情報とすることにより、後
述するようにより詳細な不良発生原因の推定が可能とな
る。

第２（ａ）図に示すように不良現象Ａ（ｒＩＪ固定）の
分布状態がａパターン（ランダムな位置）で発生すれば
、薄膜形成工程１Ｃにおいて薄膜形成装置の内壁に付着
していた多結晶Ｓｉが剥落してウェハ上に異物として付
着し、その後のパターン形成のためのエツチング工程（
図示せず）でも除去できなかったことがまず考えられる
。従って工程原因は、Ａ−１−，３（異物）、Ａ−２−
１（異物）より薄膜形成工程１ｏが原因であると解析で
きる。

不良現象Ａの分布状態がｂパターン（ウェハの周囲に集
中）で発生すれば、まず工程原因は、Ａ−１−１（プラ
ズマダメージ）よりリングラフィ工程１ｄが原因である
と解析できる。なぜならば、リングラフィ工程１ｄで使
用するプラズマ工程（図示せず）は、ウェハ周辺の電界
強度が高くなリ、各種イオンのフェノ・への衝突エネル
ギーが大きくなるので、フェノ−の周囲に集中して不良
が発生するのである。

不良現象Ａの分布状態がＣパターン（フェノ・の中央部
に集中）で発生すれば、まず工程原因は、Ａ−１−２（
イオンインプランテーションダメージ）より不純物導入
工程１ｂとＡ−２−２（プラズマエッチ残り）よりリン
グラフィ工程１ｄとの一部または双方が原因であると解
析できる。なぜならば、イオンインプランテーション工
程（図示せず）では、ウェハの中央部はど電荷が逃げに
くく、蓄積されやすいため絶縁膜等の劣化が生じやすい
からである。また、プラズマエツチング工程（図示せず
）では、フェノ１の周囲よりも中央部の方がプラズマ密
度が低くなるので、工・ンチング速度が小さくなりプラ
ズマエッチ残りが中央部に発生するからである。

さらに、不良現象Ｂについても同様の解析を行なうこと
ができるが、不良現象ごと（Ａ、Ｂ）に解析を行なうこ
とにより同じ工程原因であっても、どの機能（ゲート絶
縁膜、メモリキャパシタ等）を製造したときに、どの工
程が不良を発生したかを解析することができるのである
。つまり、一つのウェハに所定の機能を作り込むのには
、同じ工程を何度か通過するのが通常の製造工程であり
、どの機能を作り込んだときに、不良を発生したかを解
析すれば、その工程のその機能を作り込む工程に限定し
て修理等を行なうことができるのであるＯ次に不良発生マツプ情報が、特に前工程製造ロット番号
毎にまとめられた情報とすることの効果についての一例
を説明する。前記第２図の説明の中で、不良現象がＡ：
「１」固定でフェノ・内不良発生マツプが０パターンの
時は、その工程原因としてＡ−１−２：イオンインプラ
ンテーションダメージかＡ−２−２：プラズマエッチ残
りの２つにしぼり込むことができることを述べた。この
時、以上の情報に加えて更に前工程製造ロット番号情報
として、第１０ツトから第５０ツトのうち、第１、第２
０ツトのみ上記Ｃパターンの不良が発生し、第３０ツト
から第５０ツトには不良の発生はないという情報が得ら
れたとする。そこで前工程のイオンインプランテーショ
ン装置きプラズマエツチング装置について、上記ロット
番号との関係を調べて第２（ｂ）図の関係を得たとする
。即ち、第１〜第５０ツトのうち、第１及び第２０ツト
のみが通過した装置はプラズマエツチング装置Ｐ１のみ
であれば、上記した不良の原因は、プラズマエツチング
装置Ｐ１の異常が最有力であると考えられ、迅速に調査
に取りかかることができる。

以上に述べた本実施例によれば、半導体装置をウェハ状
態でエージングを行い、その後の特性測定で得た不良現
象毎のフェノ１内不良発生マ・ンプを前工程へフィード
バックするので、信頼性不良を発生させた前工程での原
因を早く明確にして、早急に対策を行うことができるよ
うになる。

次に第３図は、本発明のウェハエージング工程１０５を
精度良く行なうために用いるフェノ・エージング用給電
ボードの断面を示す。給電ボードの基材６１は熱膨張係
数が半導体フェノ・のそれと同、もしくは極めて近い材
料で、例えばコージェライトセラミックス（２Ａｔ２０
５　ｌｌ　２ＭＢＯ＠５Ｓｉｏｚ　）やＳｉＣセラミッ
クスなどである。

基板３１上には配線３２を銅箔のフォトエツチング、導
体ペーストの印刷・焼成、金属蒸着薄膜のフォトエツチ
ング、めっきなどの技術により形成する。配線５２の一
部には、その上にフォトエツチング及びめっきにより給
電用電極３３を突起状に形成する。給電用電極６３は半
導体フェノ１のチップ電極自身が突起状の形状である場
合、例えばＴＡＢ用チップ電極の場合には、配線３２の
一部をそのまま用いても良い。給電用電極３３には電流
制限用厚膜もしくは薄膜抵抗体６４が接続される。上記
抵抗体を厚膜とする時は、抵抗ペーストを印刷後、焼成
して形成する。才た上記抵抗体を薄膜とする時は、Ｎｉ
−１ｃｒの合金を蒸着後フォトエツチングでパターン形
成を行う。電流制限用厚膜もしくは薄膜抵抗体６４は、
その形成領域の面積を小さくするために、必要に応じて
第３図に示すように層間絶縁膜３５を介在させて、多層
に形成する。更に上記給電用電極３６が電源電極であれ
ば、接地電極との間にノイズ抑制のための積層セラミッ
クチップコンデンサ６６がはんだ３７を用いて搭載され
る。各層の配線はスルーホールめっき６８により接続さ
れる。以上、電流制限用抵抗体として、多層化が可能な
厚膜または薄膜を用いたこと、及びノイズ抑制用コンデ
ンサとして実装面積が小さい積層セラミックチップコン
デンサ３６を用いたことにより、小面積のウェハエージ
ング用給電ボードを実現することができる。

また、給電ボードの機材にウェハと熱膨張係数が同一ま
たは極めて近い材料を使用しているので、エージング時
の加熱により、給電ボードとウェハにずれが生じに＜＜
、積層セラミックチップコンデンサ３６によりノイズを
抑制しているので正確にウェハをエージングすることが
でき、正確な不良現象を得ることができる。従って、正
確に不良発生工程を解析することができる。

次に給電用ボードの給電用電極３３と半導体ウェハの電
極′５４との電気的接続を確実に得るための方法につい
て第４（ａ）図及び第４（ｂ）図を用いて説明する。給
電ボード４１については第３図で説明したので詳細は省
略する。給電用電極３３を有する給電ボード４１と、多
数のＬＳＩチップを有する半導体ウェハ４２は、位置合
せを行って、弾力性を有する異方性導電材料４３を介し
て電気的に接続させる。上記異方性導電材料４３とは、
−射的にテープ状もしくはシート状からなる。

導電性に異方性を有するもので、相互に圧接している方
向にのみ選択的に導通し、隣接領域とは導通しないとい
う性質を有する材料である。第４（ａ）図は上記異方性
導電材料４５の中の導電物質が金属細線４４の場合を示
している。多数の給電用電極３５の平面的な相対位置は
、半導体ウェハ４２のＡｔ電極４５の平面的な相対位置
と一致させてあり、位置合わせにより、給電用電極３３
とＡｔ電極４５とを対向させることができる。異方性導
電材料４３の基材は弾力性を有する有機材料であり、本
実施例ではシリコーンゴム４６である。シリコーンゴム
４６にはその厚さ方向に貫通させたタングステンやＦθ
−Ｎｉ系合金のような金属細線４４が、適宜の間隔で平
面的に多数配置されている。上記異方性導電材料４３を
給電用電極３５とＡｔ電極４５の間に挾み、給電ボード
４１と半導体ウェハ４２とを押し合わせることにより、
金属細線４４は挫屈して給電用電極３３とＡｔ電極４５
とを電気的に接続することになる。

次に第４（ｂ）因では他の異方性導電材料４３を用いた
実施例を示す。本実施例の異方性導電材料４３はシリコ
ーンゴム４６の中に、その厚さ方向に例えばＮ１粒子表
面にＡｕメツキを施した導電粒子４７を連ねる様にして
配置したものである。

給電ボード４１と半導体フェノ・４２とを押し合わせる
ことにより、導電粒子４７はシリコーンゴム４６の厚さ
方向に圧縮されて連続して連なり、給電用電極３３とＡ
４電極４５とは電気的に接続される。

以上の様に、フォトエツチング法を用いて形成された狭
ピッチな給電用電極と弾力性を有する異方性導電材料を
用いることにより、給電用電極３６または半導体ウェハ
の電極が突起状の場合のその高さばらつきを、また給電
ボード４１及び半導体ウェハ４２のそりや凹凸を吸収し
て、半導体ウェハ４２の全領域にわたって狭ピッチな給
電用電極３３と半導体ウェハ４２の電極との安定した電
気的接続を得ることができる。また給電ボード４１をウ
ェハエージングのために繰り返し使用するに際し、給電
用電極３６には弾力性のある材料を接触させるので、そ
の摩耗を大幅に軽減できる。

これにより、給電用電極とウェハ電極との電気的接続を
確実に行うことができ、正確な不良現象、ウェハマツプ
を得ることができ、確実に不良工程に結果をフィードバ
ックすることができる。

次に前記給電ボード４１と半導体ウェハとの位置合わせ
を正確に行なう方法について第５（ａ）図および第５（
ｂ）図で説明する。第５（ａ）図は前記給電ボード４１
上の位置合わせマーク５１周辺を示す。また第５（ｂ）
図は同（ａ）図のＡＡ／　　断面図である。給電ボード
４１には位置合わせ用貫通孔５２が設けられる。給電ボ
ード４１の同一面、即ち第５（ｂ）図での下面には銅箔
を張り付け、フォトエツチングにより、給電用電極３５
を形成するための電極パターン５５とボード上位置合わ
せマーク５１を同一工程で形成する。

ボード上位置合わせマーク５１は、位置合せ用貫通孔５
２を上からのぞいて認識できるように上記位置合わせ用
貫通孔５２の中に位置するように形成する。第５（ａ）
図では、ボード上位置合わせマーク５１は四角形の銅箔
の中央部を十字状にフォトエツチングで除去したもので
あるが、形状はこれに限定するものではない。以上の構
造により、上記位置合わせ用貫通孔５２を通して、上記
ボード上位置合わせマーク５１と、例えばＡｔ膜のフォ
トエツチングにより得られるマークとを合わせることが
できる。さらに詳細に第５（Ｃ）図を用いて説明すれば
、前工程中で各チップ単位でフォトレジスト膜の露光を
行う時のマスクとチップとの位置合わせを行うためのチ
ップ上位置合わせマーク５４または、ウェハ全体でフォ
トレジスト膜の露光を行うときの（マスクとフェノ・と
の位置合わせを行うための）ウェハ上位置合わせマーク
５５を示す。以上の構造において、電極パターン５３と
ボード上位置合わせマーク５１とは同一のフォトエツチ
ング工程で形成されるので、両者の相対的位置精度は高
いものが得られる。従って、給電ボード４１上の給電用
電極６３と半導体ウェハ上の電極とを高い精度で位置合
わせすることができる。従って、正確な不良現象、ウェ
ハマツプを得ることができ、確実に不良工程に結果をフ
ィードバックすることができる。

次に第６図により多数のウェハを同時に同条件で、特に
ウェハにかける荷重を同じにしてエージングすることが
できるウェハエージング工程を説明する。給電ボード４
１と半導体ウェハ４２は弾力性を有する異方性導電材料
４３を間にはさんで位置合わせを行った状態で上部支持
板６１及び下部支持板６２により仮固定される。仮固定
は例えば、ネジ６３を上部支持板６１の仮固定穴６４及
び下部支持板６２の仮固定洋ジ穴６５に挿入して行う。

次に以上の構成による複数のセットを、各セットの下部
支持板６２に設けたガイド穴６６と支持台６７のガイド
バー６８とを合わせるようにして上下に積る重ね、最上
部のセットの上面に荷重を加える。この時、各セットの
間には上部支持板６１及び下部支持板６２のそりや凹凸
による荷重の局部集中を緩和する目的でゴムシート６９
を挿入することが望ましい。以上の装置により各セット
の給電ボード４１と半導体ウェハ４２との間には１つの
荷重印加手段、例えばプレス装置により一括して同一の
荷重を加えて多数のウェハのエージングを同条件（同荷
重）で行うことができ、スペース効率の良いエージング
を実現できる。

また、多数のウェハを同時に同条件でエージングするの
で多量の不良情報を、短時間で得ることができ、正確な
不良工程解析を短時間で行うことができる。なお、本発
明の要点は、少くとも上記給電ボードと上記半導体ウェ
ハとを重ね合わせた構造体を複数組積み重ねて、一括し
て荷重を与えるようにしたウェハエージング装置であり
、上記実施例に示した具体的手段に限定されるものでは
なＧ）。

次に第７図を用いて、加圧装置によりウェハエージング
工程を正確に行なう方法を説明する。真空容器７１は排
気口より排気できる構造であり、該真空容器７１の平坦
な内部底面に給電用電極３６を有する給電ボード４１が
設置され、その上に該給電ボード４１に位置合わせを行
って半導体ウェハ４２を重ね合わせる。その上から加圧
ブロック７３を載置する。該加圧ブロック７３の加圧ブ
ロック外周壁７４には該外周壁を一周する溝７５が施さ
れ、該溝７５にゴム製のいわゆる○リング７６がはめ込
まれる。該○リング７６は圧縮された状態で上記真空容
器７１の内壁７７に接触するように形状が設計されてい
る。以上の構成で、排気ロア２から真空容器７１の内部
の空気を排気すると、内部の圧力は低下し、外部大気圧
との差圧により、加圧ブロック７３は半導体ウェハ４２
を給電ボード４１に押しつけるように作用する。この様
にして給電ボード４１上の給電用電極３３と半導体ウェ
ハ４２の電極とが電気的に接続され、外部電極部７８か
ら電源及び信号電圧が与えられてエージングを行う。

以上の構成により、大気圧と真空容器内部圧との差圧は
加圧ブロックの上面に均一に加わるので、半導体ウェハ
４２はその全領域にわたって均一な圧力で給電ボードに
押しつけられる。

従って、正確な不良現象、ウェハマツプを得ることがで
き、確実に不良工程に結果をフィードバックすることが
できる。

〔発明の効果〕

本発明によれば、半導体装置をウェハ状態でエージング
し、不良現象毎のウェハ内での不良発生位置マツプ情報
をウェハの製造工程へフィードバックすることにより、
迅速に且つ効率良く不良発生の製造工程及び原因を明ら
かにすることができるので、製造工程の改善が迅速にで
き、信頼性の高い半導体装置を高い歩留りで製造できる
。

またウェハエージングを行うための給電ボードに電流制
限用厚膜もしくは薄膜抵抗体及びノイズ抑制用積層セラ
ミックチップコンデンサを具備することにより、小面積
の給電ボードを実現でき、ウェハエージングをスペース
効率良く行うことができる。

また、給電ボードと半導体ウェハとの間に弾力性を有す
る異方性導電材料を挾みこんで電気的接続を行うことに
より、狭ピッチの電極を有する半導体ウェハ全域にわた
って確実に電源及び信号電圧を供給できるので、半導体
ウェハ全域のチップを確実に漏れなく動作させてエージ
ングを行うことができる。また給電ボードの繰り返しの
使用により給電用電極が摩耗することを大幅に軽減でき
るので、給電ボードの寿命が延び、エージングのための
コストを低くすることができる。

また給電ボードに貫通孔を施し、その中に給電用電極と
同一工程で形成する位置合わせマークを設置することに
より、給電用電極と半導体ウェハの電極との位置合わせ
を精度良く行うことができ、確実に両者の電気的接続を
得ることができる。

また給電ボードと半導体ウェハとを重ね合わせた構造体
を複数組み重ねて、一括して荷重を与えることにより、
１つの荷重印加手段により多数のウェハのエージングが
行えるので、スペース効率良くウェハエージングが行え
、低コストのウェハエージングが実現できる。

更に真空容器内に給電ボードと半導体ウェハとを設置し
、大気圧と真空容器内の圧力との差圧により両者を押し
つけ合うことにより、全域にわたって半導体ウェハと給
電ボードとを均一な圧力で押し付は合うことができ、給
電用電極と半導体り第２図（ａ）は、本発明の一実施例
にかかる不良解析を示す図、第２図（ｂ）は、ロットごとの半導体製造工程の一例を
示す図、第３図は、本発明の一実施例に係る給電ボードの断面を
示す図、第４只（Ｊｌ）、（ｂ）は、本発明の一実施例にかかる
給電用電極とウェハ電極との電気的接続方法を示す図、かかるウェハエージング装置側の位置合せマークの平面
図等を示す図、第６図は、本発明の一実施例にかかるウェハエージング
装置の断面を示す図、第７図は、本発明の一実施例にかかるウェハエージング
装置の断面を示す図、第８図は、従来の半導体製造工程を示す図、第９図は、
半導体装置の不良現象と不良原因の関係を示す図、第１０図は、ＭＯＳ　ＤＲＡＭのメモリセル等価回路を
示す図、第１１図は、本発明のフィードバック工程の詳細を示す
図、第１２図は、不良現象の分類情報を示す図、第１６図、
第１４図（ａ）、（ｂ）、（Ｑ）は、ウェハ内不良発生
マツプの作成方法を示す図、第１５図は、ウェハ内不良
発生マツプのパターンの足義を示す図である。

１・・・ウェハ児工程、２・・・プローブ検査工程、６
・・・グイシング工程、４・・・パッケージング工程、
５・・・エージング工程、６・・・選別工程、７・・・
フィードバック工程、３１・・・基材、３２・・・配線
、３３・・・給電用電極、６４・・・電流制限用厚膜も
しくは薄膜抵抗体、３５・・・層間絶縁膜、６６・・・
積層セラミックチップコンデンサ、６７・・・はんだ、
３８・・・スルーホールめっき、４１・・・給電ボード
、４２・・・半導体ウェハ　４３・・・異方性導電材料
、４４・・・金属細線、４５・・・ｈｔＮ極、４６・・
・シリコーンゴム、４７・・・導電粒子、５１・・・ボ
ード上位置合わせマーク、５２・・・位置合わせ用貫通
孔、５６・・・電極パターン、５４・・・チップ上位置
合わせマーク、５５・・・ウェハ上位置合わせマーク、
６１・・・上部支持板、６２・・・下部支持板、６３・
・・ネジ、６４・・・仮固定穴、６５・・・仮固定ネジ
穴、６６・・・ガイド穴、６７・・・支持台、６８・・
・ガイ）”バー６９・・・ゴムシート、７１・・・真空
容器、７２・・・排気口、７３・・・加圧ブロック、７
４・・・加圧ブロック外周壁、７５・・・溝、７６・・
・○リング、７７・・・内壁、７８・・・外部電極部、
１００・・・メモリセル、１０１・・・ＭＯＳ）ランジ
スタ、１０２・・・ゲート電極、１０３・・・メモリキ
ャパシタ、１０４・・・メモリキャパシタ電極、１０５
・・・フェノ１エージング工程、１０６・・・ウェハ内
不良発生マツプ作成工程、１０７・・・解析工程、１１
１・・・フェノ＼エージング工程またはプローブ検査工
程、１１２・・・不良現象分類、１１３・・・フェノ・
内不良発生マツプ作成、１１４・・・不良発生工程推定
、１１５・・・該当工程調査・改善、１２１・・・チッ
プの位置座標、１２２・・・ウェハ番号、１２３・・・
ロット番号、１２４・・・不良現象、１３３・・・列番
号、１５４・・・行番号、１５１・・・中心、１５２・
・・外形臼、１５３・・・同心円、１５４・・・外周チ
ップ、１５５・・・中央チップ。

第？Ｌ￥１（ｂ）ｍ−４オンイ〉ダランテー〉ヨシｍ−１ラズマエ、ツナ；ヅ＠匿第７０＄萄

Claims

【特許請求の範囲】１、ウェハに所定の機能を作り込む複数の工程を有する
ウェハ完工程と、該ウェハ完工程により作られたウェハ
をエージングするウェハエージング工程と、該ウェハエ
ージング工程によりエージングされたウェハの所定の機
能を検査し良チップと不良チップを識別するプローブ検
査工程と、該プローブ検査工程により検査されたウェハ
のチップを１個１個に分離するダイシング工程と、該ダ
イシング工程により分離されたチップを該プローブ検査
からの不良情報により良チップと不良チップに選別する
選別工程と、該プローブ検査工程からの不良情報を解析
し不良工程を推定し該ウェハ完工程にフィードバックす
るフィードバック工程とを有することを特徴とする半導
体製造方法。２、ウェハに所定の機能を作り込む複数の工程を作られ
たウェハをエージングしウェハの所定の機能を検査し良
チップと不良チップを識別するウェハエージング工程と
、該ウェハエージング工程によりエージングされたウェ
ハの所定の機能を検査し良チップと不良チップを識別す
るプローブ検査工程と、該プローブ検査工程により検査
されたウェハのチップを１個１個に分離するダイシング
工程と、該ダイシング工程により分離されたチップを該
ウェハエージング工程と該プローブ検査工程からの不良
情報により良チップと不良チップに選別する選別工程と
、該ウェハエージング工程と該プローブ検査工程からの
不良情報を解析し不良工程を推定し該ウェハ完工程にフ
ィードバックするフィードバック工程とを有することを
特徴とする半導体製造方法。３、上記フィードバック工程が、該不良情報を基にウェ
ハ内不良発生マップを作成するウェハ内不良発生マップ
作成工程と、該ウェハ内不良発生マップから上記ウェハ
完工程の内のどの工程が原因かを解析する解析工程とを
有することを特徴とする請求項１記載の半導体製造方法
。４、上記ウェハ内不良発生マップ作成工程が、不良現象
ごとに行われることを特徴とする請求項３記載の半導体
製造方法。５、上記ウェハ内不良発生マップ作成工程が、ロットご
とに行われることを特徴とする請求項３記載の半導体製
造方法。６、上記解析工程において、上記ウェハ内不良発生マッ
プ作成工程により作成されたウェハ内不良発生マップの
パターンを解析することを特徴とする請求項３記載の半
導体製造方法。７、上記ウェハエージング工程において、ノイズ抑制用
積層セラミックチップコンデンサによりノイズを抑制し
ながら、上記ウェハ内のチップを動作させるために給電
用電極から電源電圧及び信号電圧を供給することを特徴
とする請求項１記載の半導体製造方法。８、上記ウェハエージング工程において、電流制限用厚
膜または薄膜抵抗体により上記給電用電極に流れる電流
を制限することを特徴とする請求項７記載の半導体製造
方法。９、上記ウェハエージング工程において、給電用電極と
異方性導電材料とを電気的に接続し、該異方性導電材料
と上記ウェハ内のチップとを電気的に接続することによ
り行われることを特徴とする請求項１記載の半導体製造
方法。１０、上記ウェハエージング工程において、給電用電極
を複数有する給電ボードに給電用電極と同時に形成され
た貫通穴を有する位置合わせマークと上記ウェハに上記
ウェハ完工程で形成された位置合わせマークを位置合わ
せすることにより給電用電極と上記チップを位置合わせ
することを特徴とする請求項１記載の半導体製造方法。１１、上記ウェハエージング工程において、複数の上記
ウェハと複数の給電ボードを交互に積み重ねし、一括し
て加重を加えることを特徴とする請求項１記載の半導体
製造方法。１２上記ウェハエージング工程において、加
圧ブロックを有する容器内に上記ウェハと給電ボードを
重ねて設置し、該容器内の気体を排気し、大気圧と該容
器内圧の圧力差により該加圧ブロックを該ウェハ又は該
給電ボードに押しつけることにより該ウェハ内のチップ
と該給電ボードの給電用電極との電気的導通を取ること
を特徴とする請求項１記載の半導体製造方法。１３、上記フィードバツク工程が、該不良情報を基にウ
ェハ内不良発生マップを作成するウェハ内不良発生マッ
プ作成工程と、該ウェハ内不良発生マップから上記ウェ
ハ完工程の内のどの工程が原因かを解析する解析工程と
を有することを特徴とする請求項２記載の半導体製造方
法。１４、上記ウェハ内不良発生マップ作成工程が、不良現
象ごとに行われることを特徴とする請求項１３記載の半
導体製造方法。１５、上記ウェハ内不良発生マップ作成工程が、ロット
ごとに行われることを特徴とする請求項１３記載の半導
体製造方法。１６、上記解析工程において、上記ウェハ内不良発生マ
ップ作成工程により作成されたウェハ内不良発生マップ
のパターンを解析することを特徴とする請求項１３記載
の半導体製造方法。１７、上記ウェハエージング工程において、ノイズ抑制
用積層セラミックチップコンデンサによりノイズを抑制
しながら、上記ウェハ内のチップを動作させるために給
電用電極から電源電圧及び信号電圧を供給することを特
徴とする請求項２記載の半導体製造方法。１８、上記ウェハエージング工程において、電流制限用
厚膜または薄膜抵抗体により上記給電用電極に流れる電
流を制限することを特徴とする請求項１７記載の半導体
製造方法。１９、上記ウェハエージング工程において、
給電用電極と異方性導電材料とを電気的に接続し、該異
方性導電材料と上記ウェハ内のチップとを電気的に接続
することにより行われることを特徴とする請求項２記載
の半導体製造方法。２０、上記ウェハエージング工程において、給電用電極
を複数有する給電ボードに給電用電極と同時に形成され
た貫通穴を有する位置合わせマークと上記ウェハに上記
ウェハ完工程で形成された位置合わせマークを位置合わ
せすることにより給電用電極と上記チップを位置合わせ
することを特徴とする請求項２記載の半導体製造方法。２１、上記ウェハエージング工程において、複数の上記
ウェハと複数の給電ボードを交互に積み重ねし、一括し
て加重することを特徴とする請求項２記載の半導体製造
方法。２２、上記ウェハエージング工程において、加圧ブロッ
クを有する容器内に上記ウェハと給電ボードを重ねて設
置し、該容器内の気体を排気し、大気圧と該容器内圧の
圧力差により該加圧ブロックを該ウェハ又は該給電ボー
ドに押しつることにより該ウェハ内のチップと該給電ボ
ードの給電用電極との電気的導通を取ることを特徴とす
る請求項２記載の半導体製造方法。２３、ウェハの複数の電極と電気的に接続する導体を有
する異方性導電材料と、該導体により該電極の各々に一
対一で電気的に導通するよう対応して設けられた複数の
電極を有し、該異方性導電材料を該ウェハとで挾むよう
に配置された給電ボードとを有することを特徴とするウ
ェハエージング装置。２４、上記給電用ボードが、ノイズを抑制するノイズ抑
制用積層セラミックチップコンデンサを有することを特
徴とする請求項２３記載のウェハエージング装置。２５、上記給電用ボードが、上記給電用電極に流れる電
流を制限する電流制限用厚膜または薄膜抵抗体を有する
ことを特徴とする請求項２４記載のウェハエージング装
置。２６、上記ウェハエージング装置が、複数の上記ウェハ
と複数の給電ボードの間に上記異方性導電材料を挾み、
複数の上記ウェハと複数の給電ボードを交互に積み重ね
て一括して荷重する荷重装置を有することを特徴とする
請求項２３記載のウェハエージング装置。