JPH0412502B2 - - Google Patents
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- JPH0412502B2 JPH0412502B2 JP57234063A JP23406382A JPH0412502B2 JP H0412502 B2 JPH0412502 B2 JP H0412502B2 JP 57234063 A JP57234063 A JP 57234063A JP 23406382 A JP23406382 A JP 23406382A JP H0412502 B2 JPH0412502 B2 JP H0412502B2
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- flag
- post
- instruction
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- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アクセス命令の処理段階のそれぞれ
に対応したPOSTフラグをアクセス命令処理装置
の中に設け、POST命令が実行された時、ビジー
である処理段階に対応したPOSTフラグをオンと
し、処理段階の移行とともに、POSTフラグの内
容を遷移させるようにした逐次化命令実行制御装
置に関するものである。
に対応したPOSTフラグをアクセス命令処理装置
の中に設け、POST命令が実行された時、ビジー
である処理段階に対応したPOSTフラグをオンと
し、処理段階の移行とともに、POSTフラグの内
容を遷移させるようにした逐次化命令実行制御装
置に関するものである。
パイプライン方式によるベクトル・データ処理
装置において、ベクトル・レジスタと主記憶装置
間でデータの転送を指示する命令（ロード命令お
よびストア命令）を実行する場合、後続命令との
間の遂次化が必要となることがある。例えば、パ
イプラインが複数存在し、複数の命令が同時に実
行可能な場合、先行するアクセス命令が終了する
のを待つて後続の演算命令を実行するような場合
である。その一手段として一対の命令を用意して
遂次化を行わせたい命令の前に実行させる方法が
考えられる。このとき、一方の命令は既に実行中
のあるアクセス命令に対して遂次化をする必要が
ある旨の通知をする命令（以下、POST命令と呼
ぶ）であり、他方の命令はPOST命令の実行によ
り遂次化の表示（以下、POSTフラグと呼ぶ）が
なされた全アクセス命令の終了まで当該他方の命
令に続く命令の実行を待たせる命令である。（以
下、WAIT命令と呼ぶ。）この方式の場合、
POST命令の実行に対してパイプラインの処理段
階に既に存在するアクセス命令に対するPOSTフ
ラグの制御が必要である。
装置において、ベクトル・レジスタと主記憶装置
間でデータの転送を指示する命令（ロード命令お
よびストア命令）を実行する場合、後続命令との
間の遂次化が必要となることがある。例えば、パ
イプラインが複数存在し、複数の命令が同時に実
行可能な場合、先行するアクセス命令が終了する
のを待つて後続の演算命令を実行するような場合
である。その一手段として一対の命令を用意して
遂次化を行わせたい命令の前に実行させる方法が
考えられる。このとき、一方の命令は既に実行中
のあるアクセス命令に対して遂次化をする必要が
ある旨の通知をする命令（以下、POST命令と呼
ぶ）であり、他方の命令はPOST命令の実行によ
り遂次化の表示（以下、POSTフラグと呼ぶ）が
なされた全アクセス命令の終了まで当該他方の命
令に続く命令の実行を待たせる命令である。（以
下、WAIT命令と呼ぶ。）この方式の場合、
POST命令の実行に対してパイプラインの処理段
階に既に存在するアクセス命令に対するPOSTフ
ラグの制御が必要である。
本発明は、上記の考察に基づくものであつて、
POST命令の実行に際しアクセス・パイプライン
の各処理段階に対応したPOSTフラグのセツト／
リセツトを行い得るようにした逐次化命令実行制
御装置を提供することを目的としている。
POST命令の実行に際しアクセス・パイプライン
の各処理段階に対応したPOSTフラグのセツト／
リセツトを行い得るようにした逐次化命令実行制
御装置を提供することを目的としている。
そしてそのため、本発明の逐次化命令実行制御
装置は、 POST命令の実行によりPOSTフラグがセツト
された全アクセス命令の終了まで、WAIT命令
に続く命令の実行を待たせるように構成されたベ
クトル・データ処理装置における逐次化命令実行
制御装置であつて、 アクセス命令を実行するアクセス命令制御パイ
プラインは、処理段階ｉ（ｉ＝１，２，…，ｎ）
に対応して、処理段階ｉ制御装置と、処理段階ｉ
ビジー・フラグと、処理段階iPOSTフラグ制御
装置と、処理段階iPOSTフラグとを具備し、 処理段階1POSTフラグ制御装置は、 POST命令実行時に、処理段階１ビジー・フラ
グが立つており且つ処理段階１ビジー・リセツト
制御論理が成立していないことを条件として、処
理段階1POSTフラグをセツトし、 処理段階１ビジー・リセツト制御論理が成立し
たことを条件として、処理段階1POSTフラグを
リセツトするように構成され、 処理段階1POSTフラグ制御装置を除く処理段
階iPOSTフラグ制御装置は、 POST命令実行時に、処理段階ｉビジー・フラ
グが立つており且つ処理段階ｉビジー・リセツト
制御論理が成立していないことを条件として、処
理段階iPOSTフラグをセツトし、 処理段階ｉビジー・セツト制御論理が成立した
ことを条件として、処理段階iPOSTフラグをリ
セツトし、 POST命令実行時に、処理段階ｉビジーのセツ
ト制御論理が成立していることを条件として、処
理段階iPOSTフラグをセツトし、 処理段階ｉ−1POSTフラグが立つている状態
の下で処理段階ｉビジーのセツト制御論理が成立
したことを条件として、処理段階iPOSTフラグ
をセツトするように構成されていることを特徴と
するものである。
装置は、 POST命令の実行によりPOSTフラグがセツト
された全アクセス命令の終了まで、WAIT命令
に続く命令の実行を待たせるように構成されたベ
クトル・データ処理装置における逐次化命令実行
制御装置であつて、 アクセス命令を実行するアクセス命令制御パイ
プラインは、処理段階ｉ（ｉ＝１，２，…，ｎ）
に対応して、処理段階ｉ制御装置と、処理段階ｉ
ビジー・フラグと、処理段階iPOSTフラグ制御
装置と、処理段階iPOSTフラグとを具備し、 処理段階1POSTフラグ制御装置は、 POST命令実行時に、処理段階１ビジー・フラ
グが立つており且つ処理段階１ビジー・リセツト
制御論理が成立していないことを条件として、処
理段階1POSTフラグをセツトし、 処理段階１ビジー・リセツト制御論理が成立し
たことを条件として、処理段階1POSTフラグを
リセツトするように構成され、 処理段階1POSTフラグ制御装置を除く処理段
階iPOSTフラグ制御装置は、 POST命令実行時に、処理段階ｉビジー・フラ
グが立つており且つ処理段階ｉビジー・リセツト
制御論理が成立していないことを条件として、処
理段階iPOSTフラグをセツトし、 処理段階ｉビジー・セツト制御論理が成立した
ことを条件として、処理段階iPOSTフラグをリ
セツトし、 POST命令実行時に、処理段階ｉビジーのセツ
ト制御論理が成立していることを条件として、処
理段階iPOSTフラグをセツトし、 処理段階ｉ−1POSTフラグが立つている状態
の下で処理段階ｉビジーのセツト制御論理が成立
したことを条件として、処理段階iPOSTフラグ
をセツトするように構成されていることを特徴と
するものである。
以下、本発明を実施例を参照しつつ説明する。
第１図はベクトル・データ処理装置の構成を示
す図、第２図は本発明に関わるアクセス命令処理
装置のブロツク図、第３図はアクセス命令制御パ
イプラインの動作とPOST命令の実行の様子を示
すタイムチヤート、第４図はPOSTフラグのセツ
ト／リセツトの制御論理のブロツク図である。
す図、第２図は本発明に関わるアクセス命令処理
装置のブロツク図、第３図はアクセス命令制御パ
イプラインの動作とPOST命令の実行の様子を示
すタイムチヤート、第４図はPOSTフラグのセツ
ト／リセツトの制御論理のブロツク図である。
第１図において、１はスカラ・ユニツト、２は
ベクトル命令実行制御装置、３はアクセス命令処
理装置、４−１ないし４−３は演算装置、５はベ
クトル・レジスタ、６は主記憶制御装置、７は主
記憶装置をそれぞれ示している。スカラ・ユニツ
ト１は通常の中央処理装置である。中央処理装置
１から送られて来るベクトル命令はベクトル命令
実行制御装置２によつて解読され、対応する空き
のパイプラインが起動される。アクセス命令処理
装置３は、ベクトル・レジスタ５と主記憶装置７
との間のデータ転送を制御するものであり、演算
装置４−１ないし４−３のそれぞれはベクトル加
算やベクトル減算、ベクトル乗算、ベクトル除算
などを行うものである。ベクトル・レジスタ５
は、複数のベクトル・データを格納するものであ
る。主記憶制御装置６は、アクセス命令処理装置
やその他の処理装置からのアクセス要求を受付
け、アクセス要求に従つて主記憶装置７をアクセ
スするものである。
ベクトル命令実行制御装置、３はアクセス命令処
理装置、４−１ないし４−３は演算装置、５はベ
クトル・レジスタ、６は主記憶制御装置、７は主
記憶装置をそれぞれ示している。スカラ・ユニツ
ト１は通常の中央処理装置である。中央処理装置
１から送られて来るベクトル命令はベクトル命令
実行制御装置２によつて解読され、対応する空き
のパイプラインが起動される。アクセス命令処理
装置３は、ベクトル・レジスタ５と主記憶装置７
との間のデータ転送を制御するものであり、演算
装置４−１ないし４−３のそれぞれはベクトル加
算やベクトル減算、ベクトル乗算、ベクトル除算
などを行うものである。ベクトル・レジスタ５
は、複数のベクトル・データを格納するものであ
る。主記憶制御装置６は、アクセス命令処理装置
やその他の処理装置からのアクセス要求を受付
け、アクセス要求に従つて主記憶装置７をアクセ
スするものである。
第２図は、本発明によるアクセス命令処理装置
の要部の１実施例を示すものである。第２図にお
いて、８−１と８−２はアクセス命令制御パイプ
ライン、９は命令投入装置、１０は終了管理装
置、１１−ｉは処理段階ｉ制御装置、１２−ｉは
処理段階ｉビジー・フラグ、１３−ｉは処理段階
iPOSTフラグ制御装置、１４−ｉは処理段階
iPOSTフラグをそれぞれ示している。たゞし、
ｉは１，２又は３である。アクセス命令処理装置
３は、２本のアクセス命令制御パイプライン８−
１，８−２を有している。命令投入装置９はベク
トル命令実行制御装置２の中に存在し、ベクトル
命令を所定の条件が満足された時に、対応するパ
イプラインに投入するものである。終了管理装置
１０は、ベクトル命令の終了を検出し、命令終了
をスカラ・ユニツト１などに通知するものであ
る。アクセス命令制御パイプライン８−１と８−
２は同一の構成を有している。ロード命令の場
合、ベクトル・データの主記憶装置からの読出し
のためアクセスパイプがビジーとなる期間を管理
する段階１、ベクトル・レジスタへの書込み期間
を管理する段階２、及びアクセス時の例外受付け
を管理する段階３があり、ストア命令の場合は、
ベクトル・レジスタからのベクトル・データの読
出し及びアクセスパイプラインのビジー期間を管
理する段階１、主記憶装置への書込み期間を管理
する段階２、及び例外受けを管理する段階３があ
る。処理段階１制御装置１１−１は上記の段階１
の制御を行うものであり、処理段階２制御装置１
１−２は上記段階２の制御を行うものであり、処
理段階３制御装置１１−３は上記の段階３の制御
を行うものである。処理段階１制御装置１１−１
がビジーになると、処理段階１ビジー・フラグ１
２−１がオンになる。処理段階ビジー・フラグ１
２−１がオンのときにPOST命令が実行される
と、処理段階POSTフラグ制御装置１３−１によ
つて処理段階1POSTフラグ１４−１がオンとさ
れる。処理段階２制御装置１１−２がビジーにな
ると、処理段階２ビジー・フラグ１２−２がオン
となる。処理段階２ビジー・フラグ１２−２がオ
ンのときにPOST命令が実行されると、処理段階
2POSTフラグ制御装置１３−２によつて処理段
階POSTフラグ１４−２がオンとされる。また、
処理段階1POSTフラグ１がオンのときに処理段
階２ビジー・フラグ１２−２がオンとなると、処
理段階POSTフラグ制御装置１３−２によつて処
理段階2POSTフラグ１４−２がオンとされる。
処理段階３制御装置１１−３がビジーになると、
処理段階ビジー・フラグ１２−３がオンとなる。
処理段階POSTフラグ制御装置１３−３は、処理
段階POSTフラグ制御装置１３−２と同様な動作
を行う。
の要部の１実施例を示すものである。第２図にお
いて、８−１と８−２はアクセス命令制御パイプ
ライン、９は命令投入装置、１０は終了管理装
置、１１−ｉは処理段階ｉ制御装置、１２−ｉは
処理段階ｉビジー・フラグ、１３−ｉは処理段階
iPOSTフラグ制御装置、１４−ｉは処理段階
iPOSTフラグをそれぞれ示している。たゞし、
ｉは１，２又は３である。アクセス命令処理装置
３は、２本のアクセス命令制御パイプライン８−
１，８−２を有している。命令投入装置９はベク
トル命令実行制御装置２の中に存在し、ベクトル
命令を所定の条件が満足された時に、対応するパ
イプラインに投入するものである。終了管理装置
１０は、ベクトル命令の終了を検出し、命令終了
をスカラ・ユニツト１などに通知するものであ
る。アクセス命令制御パイプライン８−１と８−
２は同一の構成を有している。ロード命令の場
合、ベクトル・データの主記憶装置からの読出し
のためアクセスパイプがビジーとなる期間を管理
する段階１、ベクトル・レジスタへの書込み期間
を管理する段階２、及びアクセス時の例外受付け
を管理する段階３があり、ストア命令の場合は、
ベクトル・レジスタからのベクトル・データの読
出し及びアクセスパイプラインのビジー期間を管
理する段階１、主記憶装置への書込み期間を管理
する段階２、及び例外受けを管理する段階３があ
る。処理段階１制御装置１１−１は上記の段階１
の制御を行うものであり、処理段階２制御装置１
１−２は上記段階２の制御を行うものであり、処
理段階３制御装置１１−３は上記の段階３の制御
を行うものである。処理段階１制御装置１１−１
がビジーになると、処理段階１ビジー・フラグ１
２−１がオンになる。処理段階ビジー・フラグ１
２−１がオンのときにPOST命令が実行される
と、処理段階POSTフラグ制御装置１３−１によ
つて処理段階1POSTフラグ１４−１がオンとさ
れる。処理段階２制御装置１１−２がビジーにな
ると、処理段階２ビジー・フラグ１２−２がオン
となる。処理段階２ビジー・フラグ１２−２がオ
ンのときにPOST命令が実行されると、処理段階
2POSTフラグ制御装置１３−２によつて処理段
階POSTフラグ１４−２がオンとされる。また、
処理段階1POSTフラグ１がオンのときに処理段
階２ビジー・フラグ１２−２がオンとなると、処
理段階POSTフラグ制御装置１３−２によつて処
理段階2POSTフラグ１４−２がオンとされる。
処理段階３制御装置１１−３がビジーになると、
処理段階ビジー・フラグ１２−３がオンとなる。
処理段階POSTフラグ制御装置１３−３は、処理
段階POSTフラグ制御装置１３−２と同様な動作
を行う。
第３図はアクセス命令制御パイプラインPOST
命令の実行の様子を示すタイムチヤートである。
アクセス命令１がスカラー・ユニツト１１から送
られて来ると、アクセス命令１はパイプライン８
−１に投入され、パイプライン８−１の処理段階
１がビジーとなる。アクセス命令２が送られて来
ると、パイプライン８−１の処理段階１がビジー
であるので、アクセス命令２はパイプライン８−
２に投入され、パイプライン８−２の処理段階１
がビジーとなる。アクセス命令３が送られて来る
と、パイプライン８−１の処理段階１が空きであ
り且つパイプライン８−２の処理段階１がビジー
であるので、アクセス命令３はパイプライン８−
１に投入され、パイプライン８−１の処理段階１
がビジーとなる。POST命令が実行されると、パ
イプライン８−１の処理段階１がビジーであるの
でパイプライン８−１の処理段階1POSTフラグ
がオンとなり、パイプライン８−１の処理段階２
はビジーであるので、パイプライン８−１の処理
段階2POSTフラグがオンとなり、パイプライン
８−２の処理段階２がビジーであるのでパイプラ
イン８−２の処理2POSTフラグがオンとなる。
アクセス命令４が送られて来ると、パイプライン
８−１の処理段階１がビジーであり、パイプライ
ン８−２の処理段階１が空きであるので、このア
クセス命令４はパイプライン８−２に投入され
る。アクセス命令１の処理段階２が終了し、アク
セス命令３の処理段階１が終了すると、パイプラ
イン８−１の処理段階２がビジーになり、処理段
階1POSTフラグの値が処理段階2POSTフラグに
移され、処理段階３がビジーになり、処理段階
2POSTフラグの値が処理段階3POSTフラグに移
される。アクセス命令１の処理段階３が終了し、
アクセス命令３が処理段階３に入ると、処理段階
３がビジーとなり、処理段階3POSTフラグがオ
ンとなる。パイプライン８−２において、処理段
階POSTフラグは処理段階の移行と共に遷移して
行く。パイプライン８−１において、処理
1POSTフラグないし処理段階3POSTフラグの中
のいずれかがオンであるときにはPOST命令実行
中信号がオンとなり、処理段階1POSTフラグな
いし処理段階3POSTフラグの命令がオフになつ
たときPOST命令実行中信号がオフされる。パイ
プライン８−２においても同様である。オンの
POST命令実行中信号があるときに、WAiT命令
が実行されると、WAiT命令実行中信号がオンと
なり、オンのPOST命令実行中信号がなくなる
と、このWAiT命令実行中信号がオフとなる。
命令の実行の様子を示すタイムチヤートである。
アクセス命令１がスカラー・ユニツト１１から送
られて来ると、アクセス命令１はパイプライン８
−１に投入され、パイプライン８−１の処理段階
１がビジーとなる。アクセス命令２が送られて来
ると、パイプライン８−１の処理段階１がビジー
であるので、アクセス命令２はパイプライン８−
２に投入され、パイプライン８−２の処理段階１
がビジーとなる。アクセス命令３が送られて来る
と、パイプライン８−１の処理段階１が空きであ
り且つパイプライン８−２の処理段階１がビジー
であるので、アクセス命令３はパイプライン８−
１に投入され、パイプライン８−１の処理段階１
がビジーとなる。POST命令が実行されると、パ
イプライン８−１の処理段階１がビジーであるの
でパイプライン８−１の処理段階1POSTフラグ
がオンとなり、パイプライン８−１の処理段階２
はビジーであるので、パイプライン８−１の処理
段階2POSTフラグがオンとなり、パイプライン
８−２の処理段階２がビジーであるのでパイプラ
イン８−２の処理2POSTフラグがオンとなる。
アクセス命令４が送られて来ると、パイプライン
８−１の処理段階１がビジーであり、パイプライ
ン８−２の処理段階１が空きであるので、このア
クセス命令４はパイプライン８−２に投入され
る。アクセス命令１の処理段階２が終了し、アク
セス命令３の処理段階１が終了すると、パイプラ
イン８−１の処理段階２がビジーになり、処理段
階1POSTフラグの値が処理段階2POSTフラグに
移され、処理段階３がビジーになり、処理段階
2POSTフラグの値が処理段階3POSTフラグに移
される。アクセス命令１の処理段階３が終了し、
アクセス命令３が処理段階３に入ると、処理段階
３がビジーとなり、処理段階3POSTフラグがオ
ンとなる。パイプライン８−２において、処理段
階POSTフラグは処理段階の移行と共に遷移して
行く。パイプライン８−１において、処理
1POSTフラグないし処理段階3POSTフラグの中
のいずれかがオンであるときにはPOST命令実行
中信号がオンとなり、処理段階1POSTフラグな
いし処理段階3POSTフラグの命令がオフになつ
たときPOST命令実行中信号がオフされる。パイ
プライン８−２においても同様である。オンの
POST命令実行中信号があるときに、WAiT命令
が実行されると、WAiT命令実行中信号がオンと
なり、オンのPOST命令実行中信号がなくなる
と、このWAiT命令実行中信号がオフとなる。
第４図はPOSTフラグのセツト／リセツトの制
御論理である。第４図において、１５はPOST命
令実行部、１６−ｉ（たゞしｉは１，２，３）は
処理段階ｉビジーのリセツト制御論理、１７−ｊ
（たゞしｊは２、３）は処理段階ｊビジーのセツ
ト制御論理、Ｇ１ないしＧ８はANDゲート、Ｇ
９ないしＧ１２はORゲート、Ｇ１３ないしＧ１
５は反転ゲートをそれぞれ示している。POST命
令実行部１５がオンを出力し、処理段階１ビジー
１２−１がオンのときにはANDゲートＧ１がオ
ンを出力し、リセツト制御論理１６−１が処理段
階１ビジーのリセツトを行わないときにはAND
ゲートＧ４がオンを出力し、処理段階1POSTフ
ラグがセツトする。リモツト制御論理１６−１が
オンを出力すると、処理段階1POSTフラグがリ
セツトされる。命令実行部１５がオンを出力し、
処理段階２ビジー１２−２がオンのときには
ANDゲートＧ２がオンを出力し、リセツト制御
論理１６−２がリセツトを行わないときには
ANDゲートＧ５がオンを出力し、処理段階
2POSTフラグがセツトされる。リセツト制御論
理１６−２がオンを出力すると、処理段階
2POSTフラグがリセツされる。処理段階1POST
フラグ１４−１がオンを出力した場合又はPOST
命令実行部１５がオンを出力した場合にはORゲ
ートＧ９がオンを出力する。ORゲートＧ９がオ
ンを出力しているときに、セツト制御論理１７−
２がオンを出力すると、ANDゲートＧ６がオン
を出力し、処理段階2POSTフラグがセツトされ
る。処理段階3POSTフラグのセツト／リセツト
は、処理段階2POSTフラグのセツト／リセツト
と同様にして行われる。
御論理である。第４図において、１５はPOST命
令実行部、１６−ｉ（たゞしｉは１，２，３）は
処理段階ｉビジーのリセツト制御論理、１７−ｊ
（たゞしｊは２、３）は処理段階ｊビジーのセツ
ト制御論理、Ｇ１ないしＧ８はANDゲート、Ｇ
９ないしＧ１２はORゲート、Ｇ１３ないしＧ１
５は反転ゲートをそれぞれ示している。POST命
令実行部１５がオンを出力し、処理段階１ビジー
１２−１がオンのときにはANDゲートＧ１がオ
ンを出力し、リセツト制御論理１６−１が処理段
階１ビジーのリセツトを行わないときにはAND
ゲートＧ４がオンを出力し、処理段階1POSTフ
ラグがセツトする。リモツト制御論理１６−１が
オンを出力すると、処理段階1POSTフラグがリ
セツトされる。命令実行部１５がオンを出力し、
処理段階２ビジー１２−２がオンのときには
ANDゲートＧ２がオンを出力し、リセツト制御
論理１６−２がリセツトを行わないときには
ANDゲートＧ５がオンを出力し、処理段階
2POSTフラグがセツトされる。リセツト制御論
理１６−２がオンを出力すると、処理段階
2POSTフラグがリセツされる。処理段階1POST
フラグ１４−１がオンを出力した場合又はPOST
命令実行部１５がオンを出力した場合にはORゲ
ートＧ９がオンを出力する。ORゲートＧ９がオ
ンを出力しているときに、セツト制御論理１７−
２がオンを出力すると、ANDゲートＧ６がオン
を出力し、処理段階2POSTフラグがセツトされ
る。処理段階3POSTフラグのセツト／リセツト
は、処理段階2POSTフラグのセツト／リセツト
と同様にして行われる。
以上の説明から明らかなように、本発明によれ
ば、アクセス命令とこの後に続く命令の逐次化処
理を簡単に行うことが出来る。
ば、アクセス命令とこの後に続く命令の逐次化処
理を簡単に行うことが出来る。
第１図はベクトル・データ処理装置の構成を示
す図、第２図は本発明に関わるアクセス命令処理
装置のブロツク図、第３図はアクセス命令制御パ
イプラインの動作とPOST命令の実行の様子を示
す、第４図はPOSTフラグのセツト／リセツト制
御論理のブロツク図である。 １……スカラ・ユニツト、２……ベクトル命令
実行制御装置、３……アクセス命令処理装置、４
−１ないし４−３……演算装置、５……ベクト
ル・レジスタ、６……主記憶制御装置、７……主
記憶装置、８−１と８−２……アクセス命令制御
パイプライン、９……命令投入装置、１０……終
了管理装置、１１−ｉ……処理段階ｉ制御装置、
１２−ｉ……処理段階ｉビジー・フラグ、１３−
ｉ……処理段階iPOSTフラグ制御装置、１４−
ｉ……処理段階iPOSTフラグ、１５……POST
命令実行部、１６−ｉ……処理段階ｉビジーのリ
セツト制御論理、１７−ｊ……処理段階ｊビジー
のセツト制御論理、Ｇ１ないしＧ８……ANDゲ
ート、Ｇ９ないしＧ１２……ORゲート、Ｇ１３
ないしＧ１５……反転ゲート。
す図、第２図は本発明に関わるアクセス命令処理
装置のブロツク図、第３図はアクセス命令制御パ
イプラインの動作とPOST命令の実行の様子を示
す、第４図はPOSTフラグのセツト／リセツト制
御論理のブロツク図である。 １……スカラ・ユニツト、２……ベクトル命令
実行制御装置、３……アクセス命令処理装置、４
−１ないし４−３……演算装置、５……ベクト
ル・レジスタ、６……主記憶制御装置、７……主
記憶装置、８−１と８−２……アクセス命令制御
パイプライン、９……命令投入装置、１０……終
了管理装置、１１−ｉ……処理段階ｉ制御装置、
１２−ｉ……処理段階ｉビジー・フラグ、１３−
ｉ……処理段階iPOSTフラグ制御装置、１４−
ｉ……処理段階iPOSTフラグ、１５……POST
命令実行部、１６−ｉ……処理段階ｉビジーのリ
セツト制御論理、１７−ｊ……処理段階ｊビジー
のセツト制御論理、Ｇ１ないしＧ８……ANDゲ
ート、Ｇ９ないしＧ１２……ORゲート、Ｇ１３
ないしＧ１５……反転ゲート。
Claims (1)
- 【特許請求の範囲】 １ POST命令の実行によりPOSTフラグがセツ
トされた全アクセス命令の終了まで、WAIT命
令に続く命令の実行を待たせるように構成された
ベクトル・データ処理装置における逐次化命令実
行制御装置であつて、 アクセス命令を実行するアクセス命令制御パイ
プラインは、処理段階ｉ（ｉ＝１，２，…，ｎ）
に対応して、処理段階ｉ制御装置と、処理段階ｉ
ビジー・フラグと、処理段階iPOSTフラグ制御
装置と、処理段階iPOSTフラグとを具備し、 処理段階1POSTフラグ制御装置は、 POST命令実行時に、処理段階１ビジー・フラ
グが立つており且つ処理段階１ビジー・リセツト
制御論理が成立していないことを条件として、処
理段階1POSTフラグをセツトし、 処理段階１ビジー・リセツト制御論理が成立し
たことを条件として、処理段階1POSTフラグを
リセツトするように構成され、 処理段階1POSTフラグ制御装置を除く処理段
階iPOSTフラグ制御装置は、 POST命令実行時に、処理段階ｉビジー・フラ
グが立つており且つ処理段階ｉビジー・リセツト
制御論理が成立していないことを条件として、処
理段階iPOSTフラグをセツトし、 処理段階ｉビジー・リセツト制御論理が成立し
たことを条件として、処理段階iPOSTフラグを
リセツトし、 POST命令実行時に、処理段階ｉビジーのセツ
ト制御論理が成立していることを条件として、処
理段階iPOSTフラグをセツトし、 処理段階ｉ−1POSTフラグが立つている状態
の下で処理段階ｉビジーのセツト制御論理が成立
したことを条件として、処理段階iPOSTフラグ
をセツトするように構成されている ことを特徴とする逐次化命令実行制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406382A JPS59125472A (ja) | 1982-12-30 | 1982-12-30 | 逐次化命令実行制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406382A JPS59125472A (ja) | 1982-12-30 | 1982-12-30 | 逐次化命令実行制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125472A JPS59125472A (ja) | 1984-07-19 |
| JPH0412502B2 true JPH0412502B2 (ja) | 1992-03-04 |
Family
ID=16965001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23406382A Granted JPS59125472A (ja) | 1982-12-30 | 1982-12-30 | 逐次化命令実行制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125472A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100862A (ja) * | 1984-10-12 | 1986-05-19 | Fujitsu Ltd | 命令の逐次化方式 |
| JPH06103494B2 (ja) * | 1986-11-18 | 1994-12-14 | 株式会社日立製作所 | ベクトル処理装置の制御方式 |
| JPH02303503A (ja) * | 1989-05-15 | 1990-12-17 | Kawase Tekko Kk | フィルタープレスの濾布取付構造及びフィルタープレスの濾布洗浄装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
| JPS56162173A (en) * | 1980-05-14 | 1981-12-12 | Fujitsu Ltd | Vector operation processing system |
| JPS57146376A (en) * | 1981-03-06 | 1982-09-09 | Hitachi Ltd | Vector operation processor with mask |
-
1982
- 1982-12-30 JP JP23406382A patent/JPS59125472A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
| JPS56162173A (en) * | 1980-05-14 | 1981-12-12 | Fujitsu Ltd | Vector operation processing system |
| JPS57146376A (en) * | 1981-03-06 | 1982-09-09 | Hitachi Ltd | Vector operation processor with mask |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59125472A (ja) | 1984-07-19 |
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