JPH0395934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0395934A JPH0395934A JP23243189A JP23243189A JPH0395934A JP H0395934 A JPH0395934 A JP H0395934A JP 23243189 A JP23243189 A JP 23243189A JP 23243189 A JP23243189 A JP 23243189A JP H0395934 A JPH0395934 A JP H0395934A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔｛既要］
本発明は単結晶シリコン層と多結晶シリコン層とを同時
に成長する技術を利用したバイポーラ半導体装置の製造
方法に関し， ベース活性層と一体成形される薄いベース引出し電極の
多結晶シリコンを，自己整合的に厚い多結晶シリコンに
置き換えることによって，浅いベース幅を維持するとと
もに，ベース抵抗を下げることを目的とし， 一導電型の半導体基板に第１の絶縁膜及び非酸化性絶縁
膜を順次積層し，トランジスタ動作領域を残して該第１
の絶縁膜及び非酸化性絶縁膜をパタニングする工程と，
該第１の絶縁膜及び非酸化性絶縁膜をマスクとして，該
半導体基板をメサ型にエッチングする工程と，該非酸化
性絶縁膜をマスクとして選択酸化法により第２の絶縁膜
を選択的に形成する工程と，該非酸化性絶縁膜をベース
活性領域を残してパタニングした後，該非酸化性絶縁膜
をマスクとして選択酸化法により第３の絶縁膜を選択的
に形成する工程と，該非酸化性絶縁膜及び該第１の絶縁
膜をエッチング除去した後，該半導体基板上に反対導電
型のシリコン単結晶層を，第２の絶縁膜及び第３の絶縁
膜上に第１の多結晶シリコン膜を一体形成する工程と，
該シリコン単結晶層と該第１の多結晶シリコン膜の上に
第４の絶縁膜を形成する工程と，フォトレジストをマス
クとして，該第４の絶縁膜と該第１の多結晶シリコン膜
とを順次，異方性エッチングにて除去した後，引き続き
，該第１の多結晶シリコン膜の上下面の該第４の絶縁膜
及び該第３の絶縁膜をウエットエッチングする工程と，
第２の多結晶シリコン膜を該半導体基板上に該第１の多
結晶シリコンの上面を覆う厚さまで全面形威して．該第
１の多結晶シリコン膜と該第２の多結晶シリコン膜とを
結合せしめる工程とを含むように横戒する。
に成長する技術を利用したバイポーラ半導体装置の製造
方法に関し， ベース活性層と一体成形される薄いベース引出し電極の
多結晶シリコンを，自己整合的に厚い多結晶シリコンに
置き換えることによって，浅いベース幅を維持するとと
もに，ベース抵抗を下げることを目的とし， 一導電型の半導体基板に第１の絶縁膜及び非酸化性絶縁
膜を順次積層し，トランジスタ動作領域を残して該第１
の絶縁膜及び非酸化性絶縁膜をパタニングする工程と，
該第１の絶縁膜及び非酸化性絶縁膜をマスクとして，該
半導体基板をメサ型にエッチングする工程と，該非酸化
性絶縁膜をマスクとして選択酸化法により第２の絶縁膜
を選択的に形成する工程と，該非酸化性絶縁膜をベース
活性領域を残してパタニングした後，該非酸化性絶縁膜
をマスクとして選択酸化法により第３の絶縁膜を選択的
に形成する工程と，該非酸化性絶縁膜及び該第１の絶縁
膜をエッチング除去した後，該半導体基板上に反対導電
型のシリコン単結晶層を，第２の絶縁膜及び第３の絶縁
膜上に第１の多結晶シリコン膜を一体形成する工程と，
該シリコン単結晶層と該第１の多結晶シリコン膜の上に
第４の絶縁膜を形成する工程と，フォトレジストをマス
クとして，該第４の絶縁膜と該第１の多結晶シリコン膜
とを順次，異方性エッチングにて除去した後，引き続き
，該第１の多結晶シリコン膜の上下面の該第４の絶縁膜
及び該第３の絶縁膜をウエットエッチングする工程と，
第２の多結晶シリコン膜を該半導体基板上に該第１の多
結晶シリコンの上面を覆う厚さまで全面形威して．該第
１の多結晶シリコン膜と該第２の多結晶シリコン膜とを
結合せしめる工程とを含むように横戒する。
〔産業上の利用分野］
本発明は単結晶シリコン層と多結晶シリコン膜（ポリＳ
ｉ膜）とを同時に成長する技術を利用したバイボーラ半
導体装置の製造方法に関する。
ｉ膜）とを同時に成長する技術を利用したバイボーラ半
導体装置の製造方法に関する。
近年，高集積，微細化した半導体装置の開発が進み，装
置内の微細構造の素子が要求されている。
置内の微細構造の素子が要求されている。
このため，これに対応した素子の開発を行う必要がある
。
。
第３図は従来例の説明図である。
図において， １６はＳｔ基板， １７はコレクタ埋込
み層，１８はコレクタ層，１９はヘース活性層， ２０
は工旦ツタ層，２１は素子分離領域，２２は酸化膜，２
３はエミッタボリＳｉ， ２４はベース引出し電極，２
５はエミッタ外部電極，２６はベース外部電極，２７は
コレクタ外部電極である。
み層，１８はコレクタ層，１９はヘース活性層， ２０
は工旦ツタ層，２１は素子分離領域，２２は酸化膜，２
３はエミッタボリＳｉ， ２４はベース引出し電極，２
５はエミッタ外部電極，２６はベース外部電極，２７は
コレクタ外部電極である。
第３図に示すシリコンエビタキシャル或長膜を利用して
，ベース活性層１９及びベース引出し電極２４を一体形
成していた従来のエビタキシャル・ペース型のバイボー
ラトランジスタにおいては．ベース活性層１９として戒
長ずるシリコン単結晶の膜厚を５０〜７０ｎｎ＋とする
ことにより性能の向上に不可欠とされている浅いヘース
幅を実現していた。
，ベース活性層１９及びベース引出し電極２４を一体形
成していた従来のエビタキシャル・ペース型のバイボー
ラトランジスタにおいては．ベース活性層１９として戒
長ずるシリコン単結晶の膜厚を５０〜７０ｎｎ＋とする
ことにより性能の向上に不可欠とされている浅いヘース
幅を実現していた。
ところが，ベース引出し電極２４がベース活性層１９と
一体形威されるが故にベース引出し電極２４の膜厚も薄
くなってしまう。
一体形威されるが故にベース引出し電極２４の膜厚も薄
くなってしまう。
従ってベース抵抗の増大を招き，動作性能の向上を妨げ
るといった問題を生しる欠点があった。
るといった問題を生しる欠点があった。
本発明は，ベース抵抗に関し，ベース活性層と一体或形
される薄いベース引出し電極のポリＳｉ膜を，自己整合
的に厚いボリＳｉ膜に置き換えることによって，浅いベ
ース幅を維持するとともに，ベース抵抗を下げることを
目的として提供されるものである． 〔課題を解決するための手段〕 第１図は本発明の原理説明図である。
される薄いベース引出し電極のポリＳｉ膜を，自己整合
的に厚いボリＳｉ膜に置き換えることによって，浅いベ
ース幅を維持するとともに，ベース抵抗を下げることを
目的として提供されるものである． 〔課題を解決するための手段〕 第１図は本発明の原理説明図である。
図において，１は半導体基板，２は第１の絶縁膜，３は
非酸化性絶縁膜，４は第２の絶縁膜，５は第３の絶縁膜
．６はシリコン単結晶，７は第１のボリＳｉ膜，８は第
４の絶縁膜，９はフォトレジスト， １０は第２のボリ
Ｓｉ膜である。
非酸化性絶縁膜，４は第２の絶縁膜，５は第３の絶縁膜
．６はシリコン単結晶，７は第１のボリＳｉ膜，８は第
４の絶縁膜，９はフォトレジスト， １０は第２のボリ
Ｓｉ膜である。
本発明は，第１図（ａ）に示すように，一導電型の半導
体基板工に第１の絶縁膜２及び非酸化性絶縁膜３を順次
積層し，トランジスタ動作領域を残して該第１の絶縁膜
２及び非酸化性絶縁膜３をパタニングする工程と， 該第１の絶縁膜（２）及び非酸化性絶縁膜（３）をマス
クとして，該半導体基板Ｉをメサ型にエッチングする工
程と， 第１図（ｂ）に示すように．該非酸化性絶縁膜３をマス
クとして選択酸化法により第２の絶縁膜４を選択的に形
成する工程と， 第１図（Ｃ）に示すように，該非酸化性絶縁膜３をベー
ス活性領域を残してパタニングした後，該非酸化性絶縁
膜３をマスクとして３ＪＡ択酸化法により第３の絶縁膜
５を選択的に形成する工程と，第１図（ｄ）に示すよう
に，該非酸化性絶縁膜３及び該第１の絶縁膜２をエノチ
ング除去した後，該半導体基板ｌ上に反対導電型のシリ
コン単結晶層６を，第２の絶縁膜４及び第３の絶縁膜５
上に第１のポリＳｉ膜７を一体形成する工程と，該シリ
コン単結晶層６と該第１のボリＳｉ膜７の上に第４の絶
縁ＩＩＭ８を形成する工程と，第１図（ｅ）に示すよう
に．フォトレジスト９をマスクとして，該第４の絶縁膜
８と該第１のポリＳｉ膜７とを順次．異方性エッチング
にて除去した後，引き続き．該第１のポリＳｔ膜７の上
下面の該第４の絶縁膜８及び該第３の絶縁膜５をウェッ
トエッチングして除去する工程と， 第１図（ｆ）に示すように．第２のポリＳｉ膜ｌＯを該
半導体基板ｌ上に全面形威して，該第１のボリＳｉ膜７
と該第２のボリＳｉ膜ＩＯとを結合せしめる工程とを含
むことにより達成される。
体基板工に第１の絶縁膜２及び非酸化性絶縁膜３を順次
積層し，トランジスタ動作領域を残して該第１の絶縁膜
２及び非酸化性絶縁膜３をパタニングする工程と， 該第１の絶縁膜（２）及び非酸化性絶縁膜（３）をマス
クとして，該半導体基板Ｉをメサ型にエッチングする工
程と， 第１図（ｂ）に示すように．該非酸化性絶縁膜３をマス
クとして選択酸化法により第２の絶縁膜４を選択的に形
成する工程と， 第１図（Ｃ）に示すように，該非酸化性絶縁膜３をベー
ス活性領域を残してパタニングした後，該非酸化性絶縁
膜３をマスクとして３ＪＡ択酸化法により第３の絶縁膜
５を選択的に形成する工程と，第１図（ｄ）に示すよう
に，該非酸化性絶縁膜３及び該第１の絶縁膜２をエノチ
ング除去した後，該半導体基板ｌ上に反対導電型のシリ
コン単結晶層６を，第２の絶縁膜４及び第３の絶縁膜５
上に第１のポリＳｉ膜７を一体形成する工程と，該シリ
コン単結晶層６と該第１のボリＳｉ膜７の上に第４の絶
縁ＩＩＭ８を形成する工程と，第１図（ｅ）に示すよう
に．フォトレジスト９をマスクとして，該第４の絶縁膜
８と該第１のポリＳｉ膜７とを順次．異方性エッチング
にて除去した後，引き続き．該第１のポリＳｔ膜７の上
下面の該第４の絶縁膜８及び該第３の絶縁膜５をウェッ
トエッチングして除去する工程と， 第１図（ｆ）に示すように．第２のポリＳｉ膜ｌＯを該
半導体基板ｌ上に全面形威して，該第１のボリＳｉ膜７
と該第２のボリＳｉ膜ＩＯとを結合せしめる工程とを含
むことにより達成される。
（作用〕
シリコン単結晶と一体形成された薄いポリＳｉ膜の上下
面を囲んで厚いポリＳｉ膜を形威し．この厚いポリＳｔ
膜をベースの引出し電極とすることで，ベース・電極の
抵抗値の著しい低減が図られる。
面を囲んで厚いポリＳｉ膜を形威し．この厚いポリＳｔ
膜をベースの引出し電極とすることで，ベース・電極の
抵抗値の著しい低減が図られる。
又，このヘース引出し電極は自己整合的に形威され，ト
ランジスタの微細化により適している。
ランジスタの微細化により適している。
？実施例］
第２図は本発明の一実施例の工程順模式断面図である。
図において，１はＳｉ基板，２は第１のＳｉＯ■膜，３
はＳｉＪｎ膜，４は第２のＳｉｎｇ膜，５は第３のＳｉ
０２膜，６はＳｉ単結晶，７は第１のボリＳｉ膜，８は
第４のＳｉＯｚ膜．９はフォトレジスト， １０は第２
のポリＳｉ膜， １１は第５のＳｉＯ■膜， １２は第
６のＳｉｎｇ膜，１３は第３のポリＳｉ膜，１４はｎ゛
層，１５はＡｆｆｉ膜である。
はＳｉＪｎ膜，４は第２のＳｉｎｇ膜，５は第３のＳｉ
０２膜，６はＳｉ単結晶，７は第１のボリＳｉ膜，８は
第４のＳｉＯｚ膜．９はフォトレジスト， １０は第２
のポリＳｉ膜， １１は第５のＳｉＯ■膜， １２は第
６のＳｉｎｇ膜，１３は第３のポリＳｉ膜，１４はｎ゛
層，１５はＡｆｆｉ膜である。
第２図により，本発明を適用したハイボーラトランジス
タの一実施例のエミッタ・ベース領域の部分の形成につ
いて，工程順に説明する。
タの一実施例のエミッタ・ベース領域の部分の形成につ
いて，工程順に説明する。
尚，コレクタ領域，素子分離領域．その他の素子につい
ては，通常の方法にて形成されるため省略する。
ては，通常の方法にて形成されるため省略する。
先ず，第２図（ａ）に示すように，半導体基板？あるｎ
型０．１ΩｃｍのＳｉ基Ｆｉ．１上に酸素（０２）雰囲
気中で， １，０００゜Ｃで第１の絶縁膜であるＳｉＯ
■膜２を５００人の厚さに形威し，続いてＣＶＤ法によ
って，非酸化性絶縁膜であるＳｉ３Ｎ．膜３を８００’
Ｃで１ ， ０００大の厚さに被覆した後，トランジス
タの動作領域のみに第１の５：０２膜２とＳｉＪ４Ｈ’
Ｊ３が残るようにフォトリソグラフィ技術及びＲＩＥ技
術を用いて，トランジスタの動作領域以外の第１のＳｉ
０２膜２とＳｉ．Ｎ．膜３を除去する。
型０．１ΩｃｍのＳｉ基Ｆｉ．１上に酸素（０２）雰囲
気中で， １，０００゜Ｃで第１の絶縁膜であるＳｉＯ
■膜２を５００人の厚さに形威し，続いてＣＶＤ法によ
って，非酸化性絶縁膜であるＳｉ３Ｎ．膜３を８００’
Ｃで１ ， ０００大の厚さに被覆した後，トランジス
タの動作領域のみに第１の５：０２膜２とＳｉＪ４Ｈ’
Ｊ３が残るようにフォトリソグラフィ技術及びＲＩＥ技
術を用いて，トランジスタの動作領域以外の第１のＳｉ
０２膜２とＳｉ．Ｎ．膜３を除去する。
第２図（ｂ）に示すように，引続き， Ｓｉ基Ｆｉ１を
２．５００人程の深さにメサエッチングする。
２．５００人程の深さにメサエッチングする。
第２図（ｃ）に示すように，Ｓｉ３Ｎ４膜３をマスクと
して，ウエット酸化により，ｌ．，０００゜Ｃで５，０
００人の厚さに第２の絶縁膜であるＳｉＯ■膜４を選択
的に形成する。
して，ウエット酸化により，ｌ．，０００゜Ｃで５，０
００人の厚さに第２の絶縁膜であるＳｉＯ■膜４を選択
的に形成する。
第２図（ｄ）に示すように，フォトリソグラフィ技術及
びＲＩＢ技術を用いて，ベース活性領域となる領域にＳ
ｉｚＮ．膜３が残るようにエッチングした後，再びＳｉ
３Ｎ．膜３をマスクとして第３の絶縁膜であるＳｉＯ■
膜５をウエット酸化により，１，０００゜Ｃ？２，００
０人の厚さに選択的に形成する。
びＲＩＢ技術を用いて，ベース活性領域となる領域にＳ
ｉｚＮ．膜３が残るようにエッチングした後，再びＳｉ
３Ｎ．膜３をマスクとして第３の絶縁膜であるＳｉＯ■
膜５をウエット酸化により，１，０００゜Ｃ？２，００
０人の厚さに選択的に形成する。
第２図（ｅ）に示すように，ヘース活性領域に残ったＳ
ｉ３Ｎ４膜３及び第１のＳｉＯｚ膜２を燐酸系及び弗酸
系のエッチング液により除去した後，ジシラン（Ｓｉｚ
Ｈ６）を用いた光励起反応を利用して，５４０〜６００
゜Ｃの温度でＳｔ単結晶６を５００人の厚さに或長させ
る。
ｉ３Ｎ４膜３及び第１のＳｉＯｚ膜２を燐酸系及び弗酸
系のエッチング液により除去した後，ジシラン（Ｓｉｚ
Ｈ６）を用いた光励起反応を利用して，５４０〜６００
゜Ｃの温度でＳｔ単結晶６を５００人の厚さに或長させ
る。
この時， Ｓｔ単結晶６の濃度が５〜１０ｘｌＯ” ／
ｃｍ”になるようにジボラン（Ｂｚｎｈ）をドーブして
，ｐ゛型ベース層を形成する。
ｃｍ”になるようにジボラン（Ｂｚｎｈ）をドーブして
，ｐ゛型ベース層を形成する。
同時に，第２のＳｉｎｇ膜４並びに第３のＳｉｎｇ膜５
の上に５００入の厚さの第１のポリＳｉ膜７が．Ｓｉ単
結晶６に接続して一体形威される。
の上に５００入の厚さの第１のポリＳｉ膜７が．Ｓｉ単
結晶６に接続して一体形威される。
続いて，第２図（ｆ）に示すように， Ｓｉ単結晶６及
びボリＳｉ膜７の上に， ＣＶＤ法により，４００″Ｃ
でｉ，ｏｏｏ入の厚さに第４の絶縁膜であるＳｉＯ■膜
８を形成する。
びボリＳｉ膜７の上に， ＣＶＤ法により，４００″Ｃ
でｉ，ｏｏｏ入の厚さに第４の絶縁膜であるＳｉＯ■膜
８を形成する。
第２図（ｇ）に示すように．フォトレジスト９をフォト
リソグラフィ技術によりベース動作領域を覆って形威し
た後，フォトレジスト９をマスク？して， ＲＩＢの異
方性ドライエッチングにより，第４のＳｉＯ■膜８と第
１のボリＳｉ膜７を除去する。
リソグラフィ技術によりベース動作領域を覆って形威し
た後，フォトレジスト９をマスク？して， ＲＩＢの異
方性ドライエッチングにより，第４のＳｉＯ■膜８と第
１のボリＳｉ膜７を除去する。
続いて，第２図（ｈ）に示すように，再び，フォトレジ
スト９をマスクとして，弗酸系の等方性ウエットエッチ
ングにより， ２，０００人のサイドエッチングを行い
，第３のＳｔＯ■Ｉｆ！ ５ ．及び第４のＳｉＯ２膜
８を除去して１第１のボリＳｉ膜７の上下面のＳｉＯｚ
膜を取り去り，第１のボリＳｉ膜７を露出させる。
スト９をマスクとして，弗酸系の等方性ウエットエッチ
ングにより， ２，０００人のサイドエッチングを行い
，第３のＳｔＯ■Ｉｆ！ ５ ．及び第４のＳｉＯ２膜
８を除去して１第１のボリＳｉ膜７の上下面のＳｉＯｚ
膜を取り去り，第１のボリＳｉ膜７を露出させる。
第２図（ｉ）に示すように， Ｓｉ基板１の全面にＣＶ
Ｄ法により，第２のポリＳｉ膜１０を３，０００人の厚
さに６５０℃で堆積して，第１のボリＳｉ膜７の上下を
第２のポリＳｔ膜１０で覆ってしまった後，イオン注入
法により硼素イオン（Ｂ゜）を加速電圧４ＱｋｅＶドー
ズｌｔ５Ｘ１０” ／ ｃ一で注入して，第２のボリＳ
ｉ膜ＩＯのベース引出し電極としての抵抗値を軽減する
。
Ｄ法により，第２のポリＳｉ膜１０を３，０００人の厚
さに６５０℃で堆積して，第１のボリＳｉ膜７の上下を
第２のポリＳｔ膜１０で覆ってしまった後，イオン注入
法により硼素イオン（Ｂ゜）を加速電圧４ＱｋｅＶドー
ズｌｔ５Ｘ１０” ／ ｃ一で注入して，第２のボリＳ
ｉ膜ＩＯのベース引出し電極としての抵抗値を軽減する
。
続いて，第２図（ｊ）に示すように．第５のＳｉＯ■膜
ｌ１を第２のボリＳｉ膜１０の上にＣＶＤ法により４０
０゜Ｃで３．０００人の厚さに積層した後，フォトリ？
グラフィ技術及びＲＴＥ技術により，工くソタ領域の第
５のＳｉＯ■膜１１と第２のポリＳｉ膜１０を除去する
。
ｌ１を第２のボリＳｉ膜１０の上にＣＶＤ法により４０
０゜Ｃで３．０００人の厚さに積層した後，フォトリ？
グラフィ技術及びＲＴＥ技術により，工くソタ領域の第
５のＳｉＯ■膜１１と第２のポリＳｉ膜１０を除去する
。
更に，第２図（ｋ）に示すように，第６のＳｉｎ，ＩＩ
Ｉ １２をＣＶＯ法により．４００’Ｃテ４．０００人
の厚さに堆積する。
Ｉ １２をＣＶＯ法により．４００’Ｃテ４．０００人
の厚さに堆積する。
次に，第２図（１）に示すように， ＲＩＥ技術を用い
て，第６のＳｉＯ■膜１２を異方性エッチングすると，
工くツタ領域のパターン側壁に第６のＳｉＯ■膜ｌ２を
残したまま開口ができ，エミソタ領域を自己整合的に縮
小することになり，微細化が図られる．第２図（ｍ）に
示すように，第３のポリＳｉ膜１３をＣＶＤ法により６
５０゜Ｃで３．０００人の厚さに形成し次に，イオン注
入法により砒素イオン（Ａｓ ” ）を加速電圧１２０
ｋｅν， ドーズ量３Ｘ１０′″／ｃ−で注入した後，
工ξツタ電極にバタニングする。
て，第６のＳｉＯ■膜１２を異方性エッチングすると，
工くツタ領域のパターン側壁に第６のＳｉＯ■膜ｌ２を
残したまま開口ができ，エミソタ領域を自己整合的に縮
小することになり，微細化が図られる．第２図（ｍ）に
示すように，第３のポリＳｉ膜１３をＣＶＤ法により６
５０゜Ｃで３．０００人の厚さに形成し次に，イオン注
入法により砒素イオン（Ａｓ ” ）を加速電圧１２０
ｋｅν， ドーズ量３Ｘ１０′″／ｃ−で注入した後，
工ξツタ電極にバタニングする。
続いて，窒素（Ｎ２）雰囲気中１８００゜Ｃで３０分間
の熱処理を行い＋ Ｓｉ単結晶６のｐ型ベース内にｎ゛
層１４を形成する。
の熱処理を行い＋ Ｓｉ単結晶６のｐ型ベース内にｎ゛
層１４を形成する。
最後に，第２図（ｎ）に示すように，ｌ膜ｌ５をスパッ
タ法によりａ，ｏｏｏ人の厚さに堆積し，バタニングし
て，エミッタ・ヘース電極とし，ハイボーラトランジス
タを完或する。
タ法によりａ，ｏｏｏ人の厚さに堆積し，バタニングし
て，エミッタ・ヘース電極とし，ハイボーラトランジス
タを完或する。
上述の方法により，低抵抗化された厚いポリＳｉ膜によ
るベース引出し電極かヘース活性領域近くまで自己整合
的に形成でき，ヘース引出し電極の厚さ戒分の抵抗を下
げることが可能となり．パイボーラ型トランジスタの高
速性能を向上させることができる。
るベース引出し電極かヘース活性領域近くまで自己整合
的に形成でき，ヘース引出し電極の厚さ戒分の抵抗を下
げることが可能となり．パイボーラ型トランジスタの高
速性能を向上させることができる。
第１図は本発明の原理説明図，
第２図は本発明の一実施例の工程順模式断面図，第３図
は従来例の説明図 である。 図において， ｌは半導体基板， ２は第１の絶縁膜３は非酸化性
絶縁膜，４は第２の絶縁膜，５は第３の絶縁膜． ７は第１のボリＳｉ膜． ９はフォトレジスト， ｌ１は第５のＳｉ０２膜 ｌ３は第３のポリＳｉ膜， Ｉ５はＡｌ膜 ６はＳｔ単結晶， ８は第４の絶縁膜， ＩＯは第２のポリＳｉ膜， ｌ２は第６のＳｉｎ２膜， ｌ４はｎ゛層， ’Ｆ発Ｂ＠ ／）− 実＠４Ｆｌ ／）Ｌｎ ｙ’ｔＡ
＃Ｘ ＩＭＷ Ｂ野２口 ＜１ｆの１） オＩ套Ｂ月の７箒ヂ里説ｅｆＪ口 冨 １ 図 本発明０一電弛例の工咥順榎六町面口 事２ａ （イ／）２＞ 不ｅａＲ の一実う１±イクｉｌ ／）工寸ゴＬｌリζ
１７）１テ＼３２ケＴ面ａ冨 ２ 口 （”ｒ／）３）
は従来例の説明図 である。 図において， ｌは半導体基板， ２は第１の絶縁膜３は非酸化性
絶縁膜，４は第２の絶縁膜，５は第３の絶縁膜． ７は第１のボリＳｉ膜． ９はフォトレジスト， ｌ１は第５のＳｉ０２膜 ｌ３は第３のポリＳｉ膜， Ｉ５はＡｌ膜 ６はＳｔ単結晶， ８は第４の絶縁膜， ＩＯは第２のポリＳｉ膜， ｌ２は第６のＳｉｎ２膜， ｌ４はｎ゛層， ’Ｆ発Ｂ＠ ／）− 実＠４Ｆｌ ／）Ｌｎ ｙ’ｔＡ
＃Ｘ ＩＭＷ Ｂ野２口 ＜１ｆの１） オＩ套Ｂ月の７箒ヂ里説ｅｆＪ口 冨 １ 図 本発明０一電弛例の工咥順榎六町面口 事２ａ （イ／）２＞ 不ｅａＲ の一実う１±イクｉｌ ／）工寸ゴＬｌリζ
１７）１テ＼３２ケＴ面ａ冨 ２ 口 （”ｒ／）３）
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板（１）に第１の絶縁膜（２）及
び非酸化性絶縁膜（３）を順次積層し、トランジスタ動
作領域を残して該第１の絶縁膜（２）及び非酸化性絶縁
膜（３）をパタニングする工程と、 該第１の絶縁膜（２）及び非酸化性絶縁膜（３）をマス
クとして、該半導体基板（１）をメサ型にエッチングす
る工程と、 該非酸化性絶縁膜（３）をマスクとして選択酸化法によ
り第２の絶縁膜（４）を選択的に形成する工程と、該非
酸化性絶縁膜（３）をベース活性領域を残してパタニン
グした後、該非酸化性絶縁膜（３）をマスクとして選択
酸化法により第３の絶縁膜（５）を選択的に形成する工
程と、 該非酸化性絶縁膜（３）及び該第１の絶縁膜（２）をエ
ッチング除去した後、該半導体基板（１）上に反対導電
型のシリコン単結晶層（６）を、第２の絶縁膜（４）及
び第３の絶縁膜（５）上に第１の多結晶シリコン膜（７
）を一体形成する工程と、 該シリコン単結晶層（６）と該第１の多結晶シリコン膜
（７）の上に第４の絶縁膜（８）を形成する工程と、フ
ォトレジスト（９）をマスクとして、該第４の絶縁膜（
８）と該第１の多結晶シリコン膜（７）とを順次、異方
性エッチングにて除去した後、引き続き、該第１の多結
晶シリコン膜（７）の上下面の該第４の絶縁膜（８）及
び該第３の絶縁膜（５）をウェットエッチングする工程
と、 第２の多結晶シリコン膜（１０）を該半導体基板（１）
上に該第１の多結晶シリコン膜（７）の上面を覆う厚さ
まで全面形成して、該第１の多結晶シリコン膜（７）と
該第２の多結晶シリコン膜（１０）とを結合せしめる工
程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23243189A JPH0395934A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23243189A JPH0395934A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395934A true JPH0395934A (ja) | 1991-04-22 |
Family
ID=16939160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23243189A Pending JPH0395934A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11054308B2 (en) | 2017-06-01 | 2021-07-06 | Konica Minolta, Inc. | Spectrophotometer |
-
1989
- 1989-09-07 JP JP23243189A patent/JPH0395934A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11054308B2 (en) | 2017-06-01 | 2021-07-06 | Konica Minolta, Inc. | Spectrophotometer |
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