JPH039552B2 - - Google Patents
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- JPH039552B2 JPH039552B2 JP59013181A JP1318184A JPH039552B2 JP H039552 B2 JPH039552 B2 JP H039552B2 JP 59013181 A JP59013181 A JP 59013181A JP 1318184 A JP1318184 A JP 1318184A JP H039552 B2 JPH039552 B2 JP H039552B2
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- 230000001360 synchronised effect Effects 0.000 claims description 3
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- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/28—Speed controlling, regulating, or indicating
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rotational Drive Of Disk (AREA)
- Control Of Velocity Or Acceleration (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、コンパクトデイスクデジタルオーデ
イオプレーヤ等のデイスク回転速度誤差検出回路
に関する。
イオプレーヤ等のデイスク回転速度誤差検出回路
に関する。
従来技術と問題点
上記プレーヤではコンパクトデイスク（CD）
等から抽出したクロツクfcが基準周波数frに等し
くなるように該デイスクの回転速度（スピンドル
速度）を制御するが、従来装置ではこの制御を、
回路が簡単である、直流利得が無限大である等の
理由で、位相比較器を有するPLL（フエーズ ロ
ツクド ループ）で行なつている。しかし位相比
較器により誤差検出を行なうと位相が90゜遅れる。
そのため制御ループ中に強力な位相補償（進み）
が必要となり、回路全体が複雑になる。
等から抽出したクロツクfcが基準周波数frに等し
くなるように該デイスクの回転速度（スピンドル
速度）を制御するが、従来装置ではこの制御を、
回路が簡単である、直流利得が無限大である等の
理由で、位相比較器を有するPLL（フエーズ ロ
ツクド ループ）で行なつている。しかし位相比
較器により誤差検出を行なうと位相が90゜遅れる。
そのため制御ループ中に強力な位相補償（進み）
が必要となり、回路全体が複雑になる。
第１図はCDプレーヤの速度制御系の概要を示
す。１０はCD即ちコンパクトデイスク、１２は
これを回転させるスピンドルモータ、１４は該モ
ータのドライバである。３２は光学ピツクアツプ
でデイスク１０の記憶情報を光学的に読取る。２
２は該ピツクアツプの制御回路である。ピツクア
ツプ３２の出力は増幅及び波形整形などを行なう
プリアンプ１６を通して復調、復号回路１８へ加
えられ、オーデイオ出力AOUTとなる。プリア
ンプ１６の出力はピツクアツプ制御回路２２、ク
ロツク抽出回路２０及び粗制御回路３０へも加え
られ、回路２０ではCD１０の読取出力に含まれ
るクロツクが抽出され、周波数fcの該抽出クロツ
クは回路１８で復調に使用されると共に、デイス
ク１０の回転速度情報を含んでいるので位相比較
器２４に加えられてデイスクの回転速度制御に用
いられる。即ち周波数frの基準クロツクとの位相
差が求められ、該位相差出力はローパスフイルタ
２６を通つてドライバ１４に入力し、抽出クロツ
クが基準クロツクに同期するようにデイスク回転
速度を制御する。
す。１０はCD即ちコンパクトデイスク、１２は
これを回転させるスピンドルモータ、１４は該モ
ータのドライバである。３２は光学ピツクアツプ
でデイスク１０の記憶情報を光学的に読取る。２
２は該ピツクアツプの制御回路である。ピツクア
ツプ３２の出力は増幅及び波形整形などを行なう
プリアンプ１６を通して復調、復号回路１８へ加
えられ、オーデイオ出力AOUTとなる。プリア
ンプ１６の出力はピツクアツプ制御回路２２、ク
ロツク抽出回路２０及び粗制御回路３０へも加え
られ、回路２０ではCD１０の読取出力に含まれ
るクロツクが抽出され、周波数fcの該抽出クロツ
クは回路１８で復調に使用されると共に、デイス
ク１０の回転速度情報を含んでいるので位相比較
器２４に加えられてデイスクの回転速度制御に用
いられる。即ち周波数frの基準クロツクとの位相
差が求められ、該位相差出力はローパスフイルタ
２６を通つてドライバ１４に入力し、抽出クロツ
クが基準クロツクに同期するようにデイスク回転
速度を制御する。
位相比較器では90゜位相遅れが生じるので、こ
れを補償する位相補償回路２８がフイルタ２６と
ドライバ１４との間に設けられる。またこの位相
比較器２４及びローパスフイルタ２６を含む系
（PLL）は精制御系であり、クロツク抽出回路の
ロツクレンジが狭いため、該系のロツクレンジも
狭い。粗制御回路３０はこれに対処するもので、
PLLが動作できる速度差範囲内にデイスクの回
転速度を粗制御する。
れを補償する位相補償回路２８がフイルタ２６と
ドライバ１４との間に設けられる。またこの位相
比較器２４及びローパスフイルタ２６を含む系
（PLL）は精制御系であり、クロツク抽出回路の
ロツクレンジが狭いため、該系のロツクレンジも
狭い。粗制御回路３０はこれに対処するもので、
PLLが動作できる速度差範囲内にデイスクの回
転速度を粗制御する。
位相比較器２４の利得Ｇ対周波数ｆ特性は第２
図ｂに示すように右肩下りであり、また位相φ対
周波数ｆ特性は、同図に示すように全周波数帯域
に亘つて90゜遅れである。モータ１２及びデイス
ク１０を含む機械系のＧ−ｆ特性は第２図ａに示
すように、それ程高くはない、ある周波数までは
平らであるがそれ以後は右肩下りとなり、またφ
−ｆ特性は該周波数の前後で90゜遅れを起す。合
成特性(e)は(a)＋(b)であり、位相特性は該周波数の
近傍で90゜〜−180゜の変化を生ずる。従つて回路
２８はこれを補償する強力なものでなければなら
ない。
図ｂに示すように右肩下りであり、また位相φ対
周波数ｆ特性は、同図に示すように全周波数帯域
に亘つて90゜遅れである。モータ１２及びデイス
ク１０を含む機械系のＧ−ｆ特性は第２図ａに示
すように、それ程高くはない、ある周波数までは
平らであるがそれ以後は右肩下りとなり、またφ
−ｆ特性は該周波数の前後で90゜遅れを起す。合
成特性(e)は(a)＋(b)であり、位相特性は該周波数の
近傍で90゜〜−180゜の変化を生ずる。従つて回路
２８はこれを補償する強力なものでなければなら
ない。
発明の目的
本発明は速度差検出を、位相比較によることは
止め、周波数差検出で行なうことにより位相遅れ
を少なくし、ひいては位相補償回路などを不要に
しようとするものである。
止め、周波数差検出で行なうことにより位相遅れ
を少なくし、ひいては位相補償回路などを不要に
しようとするものである。
発明の構成
本発明はデイスクから抽出したクロツクと基準
クロツクを用いて、該抽出クロツクが基準クロツ
クに同期するようにデイスク回転速度を制御す
る、コンパクトデイスクプレーヤの速度制御装置
のデイスク回転速度誤差検出回路において、前記
抽出クロツクの周波数を計数する第１のカウンタ
と、前記基準クロツクの周波数を計数する第２の
カウンタと、これらのカウンタの第ｎビツト目の
出力を受けてこれらの出力の発生時点の時間差を
パルス幅とする出力電圧を第２のカウンタの第ｎ
＋１ビツト目の出力の周期で発生する回路と、該
出力電圧を受けてこれを平均化する回路とを備え
ることを特徴とするが、次に実施例を参照しなが
らこれを詳細に説明する。
クロツクを用いて、該抽出クロツクが基準クロツ
クに同期するようにデイスク回転速度を制御す
る、コンパクトデイスクプレーヤの速度制御装置
のデイスク回転速度誤差検出回路において、前記
抽出クロツクの周波数を計数する第１のカウンタ
と、前記基準クロツクの周波数を計数する第２の
カウンタと、これらのカウンタの第ｎビツト目の
出力を受けてこれらの出力の発生時点の時間差を
パルス幅とする出力電圧を第２のカウンタの第ｎ
＋１ビツト目の出力の周期で発生する回路と、該
出力電圧を受けてこれを平均化する回路とを備え
ることを特徴とするが、次に実施例を参照しなが
らこれを詳細に説明する。
発明の実施例
スピンドル又はデイスクの回転速度に比例する
抽出クロツク周波数fc及び基準クロツク周波数fr
を各々ｎビツトのバイナリカウンタで同時に計数
開始し、２個を計数し終るまでの時間差を示す誤
差出力の平均電圧Veは ｅ＝V0／２（fr／fc−１） ………(1) となる。この(1)式で示されるようにｅは変数fc
に対して非線形であるが、(1)式をfrのまわりでテ
ーラー展開し、周波数誤差fc−frをΔfeとおくと、 ｅ＝V0／２｛−Δfe／fr＋（Δfe／fr）2−（Δfefr
）3＋…｝ …(2) となる。粗制御によつてΔfeはロツク周波数Δflpck
より小であり、Δflpck（この２倍が前記ロツクレン
ジ）はほゞfr／10である。従つてΔfe／fr＜１／
10であるから(2)式の第２項以降後を無視すると ｅ≒−V0／２ Δfe／fr ………(3) となる。したがつて上記誤差出力平均電圧ｅは
周波数誤差Δfe従つてデイスク回転速度誤差に
ほゞ比例する。本発明は速度制御を位相比較では
なくこのｅで行なおうとするものである。
抽出クロツク周波数fc及び基準クロツク周波数fr
を各々ｎビツトのバイナリカウンタで同時に計数
開始し、２個を計数し終るまでの時間差を示す誤
差出力の平均電圧Veは ｅ＝V0／２（fr／fc−１） ………(1) となる。この(1)式で示されるようにｅは変数fc
に対して非線形であるが、(1)式をfrのまわりでテ
ーラー展開し、周波数誤差fc−frをΔfeとおくと、 ｅ＝V0／２｛−Δfe／fr＋（Δfe／fr）2−（Δfefr
）3＋…｝ …(2) となる。粗制御によつてΔfeはロツク周波数Δflpck
より小であり、Δflpck（この２倍が前記ロツクレン
ジ）はほゞfr／10である。従つてΔfe／fr＜１／
10であるから(2)式の第２項以降後を無視すると ｅ≒−V0／２ Δfe／fr ………(3) となる。したがつて上記誤差出力平均電圧ｅは
周波数誤差Δfe従つてデイスク回転速度誤差に
ほゞ比例する。本発明は速度制御を位相比較では
なくこのｅで行なおうとするものである。
第３図は本発明の実施例を示し、C1はfcを計数
するｎビツト（ｎは例えば８））カウンタ、C2は
frを計数するｎビツト（詳しくはもう１ビツトあ
るのでｎ＋１ビツト）カウンタである。Q1，Q2
……，Q1′，Q2′……はカウンタC1，C2の各段（各
ビツト）を示す。カウンタC1は2nを計数するとそ
のQnからまたカウンタC2は2n+1を計数するとそ
のQ′o+1からＨ（ハイ）レベル出力を生じ、インバ
ータI1，I2とノアゲートG1，G2からなる回路はこ
れらの立下り時に第４図に示す如きパルスＳ，Ｒ
を生じる。これはインバータI1，I2の遅延による
もので、Qn，Q′o+1の立下り時はインバータI1，
I2の出力はまだＬ（ロー）レベルであり、このた
めG1，G2の各２入力はＬ，Ｌになるためである。
ノアゲートG3，G4は交差接続されてラツチ（フ
リツプフロツプ）を構成しており、ゲートG1の
出力Ｓはそのセツト入力、ゲートG2の出力Ｒは
リセツト入力となる。I3，I4はインバータ、G5は
アンドゲート、G6はナンドゲート、D3，D4はド
ライバ、D1，D2はダイオード、R1〜R3は抵抗、
Vcc，VBは電圧源である。ドライバD3，Q4は具
体的にはオープンコレクタであつて、ドライバ出
力端とグランドとの間を接続、開放する。
するｎビツト（ｎは例えば８））カウンタ、C2は
frを計数するｎビツト（詳しくはもう１ビツトあ
るのでｎ＋１ビツト）カウンタである。Q1，Q2
……，Q1′，Q2′……はカウンタC1，C2の各段（各
ビツト）を示す。カウンタC1は2nを計数するとそ
のQnからまたカウンタC2は2n+1を計数するとそ
のQ′o+1からＨ（ハイ）レベル出力を生じ、インバ
ータI1，I2とノアゲートG1，G2からなる回路はこ
れらの立下り時に第４図に示す如きパルスＳ，Ｒ
を生じる。これはインバータI1，I2の遅延による
もので、Qn，Q′o+1の立下り時はインバータI1，
I2の出力はまだＬ（ロー）レベルであり、このた
めG1，G2の各２入力はＬ，Ｌになるためである。
ノアゲートG3，G4は交差接続されてラツチ（フ
リツプフロツプ）を構成しており、ゲートG1の
出力Ｓはそのセツト入力、ゲートG2の出力Ｒは
リセツト入力となる。I3，I4はインバータ、G5は
アンドゲート、G6はナンドゲート、D3，D4はド
ライバ、D1，D2はダイオード、R1〜R3は抵抗、
Vcc，VBは電圧源である。ドライバD3，Q4は具
体的にはオープンコレクタであつて、ドライバ出
力端とグランドとの間を接続、開放する。
第４図を参照しながら動作を説明すると、第４
図のＡはCD１０の回転速度が速い場合、Ｂは同
遅い場合である。回転速度が速い場合Ａでは、カ
ウンタC1のQn出力の方がカウンタC2のQn′出力
より早く発生し、Qnの立下りを示すゲートG1の
出力Ｓは図示位置で生じる。これはラツチG3，
G4をセツトし、その出力QlをＨレベルにする。
これはインバータI3を通してアンドゲートG5に、
また直接ナンドゲートG6に入力する。この時点
ではカウンタC2のQo+1出力がＬであるからアン
ドゲートG5の出力はＬレベルであり、インバー
タI3の出力には関係しない。ゲートG5の出力がＬ
であるとドライバD3はオンであり、ダイオード
D1の陽極側をグランドレベルにする。ナンドゲ
ートG6は、Q′o+1がＬならインバータI4の出力は
Ｈであり、従つてQlがＨになると出力QDNはＬと
なり、ドライバD4をオンにする。即ち該ドライ
バの出力端をグランドへ接続する。従つてVB−
R3−D2−R2−グランドの経路で電流が流れ、出
力電圧Veは図示のように立下る。これ以前、即
ちQlがＬ，Q′o+1もＬのときはアンドゲートG5の
出力はＬでドライバD3はオン、ナンドゲートG6
の出力はＨでドライバD4はオフであり、電流は
Vcc−R1の経路で流れるだけで出力電圧VeはVB
に等しい。QlがＨになつて電流がVB−R3−D2−
R2−グランドの経路で流れると出力端の電位
（Ve1とする）は ve1＝VB−R3／R2＋R3・VB ………(4) となり、出力電圧Veの振幅（この場合は減少）
V0は V0＝VB・R3／R2＋R3 ………(5) になる。Ｈレベルの出力Qlは カウンタC1に入力してこれをクリヤする。従つ
てQnはＬになるがラツチの出力Qlは変らない。
やがてカウンタC2の出力Qn′が立下つて次段の
Q′o+1出力が立上り、これはゲートG6の出力QDN
をＨにし、ドライバD4をオフにする。従つて出
力や電圧VeはVBのレベルに復帰する。図から明
らかなように出力電圧Veのパルス幅はQnと
Qn′の各出力タイミングの差2n／fr−2n／fcに等しい。
図のＡはCD１０の回転速度が速い場合、Ｂは同
遅い場合である。回転速度が速い場合Ａでは、カ
ウンタC1のQn出力の方がカウンタC2のQn′出力
より早く発生し、Qnの立下りを示すゲートG1の
出力Ｓは図示位置で生じる。これはラツチG3，
G4をセツトし、その出力QlをＨレベルにする。
これはインバータI3を通してアンドゲートG5に、
また直接ナンドゲートG6に入力する。この時点
ではカウンタC2のQo+1出力がＬであるからアン
ドゲートG5の出力はＬレベルであり、インバー
タI3の出力には関係しない。ゲートG5の出力がＬ
であるとドライバD3はオンであり、ダイオード
D1の陽極側をグランドレベルにする。ナンドゲ
ートG6は、Q′o+1がＬならインバータI4の出力は
Ｈであり、従つてQlがＨになると出力QDNはＬと
なり、ドライバD4をオンにする。即ち該ドライ
バの出力端をグランドへ接続する。従つてVB−
R3−D2−R2−グランドの経路で電流が流れ、出
力電圧Veは図示のように立下る。これ以前、即
ちQlがＬ，Q′o+1もＬのときはアンドゲートG5の
出力はＬでドライバD3はオン、ナンドゲートG6
の出力はＨでドライバD4はオフであり、電流は
Vcc−R1の経路で流れるだけで出力電圧VeはVB
に等しい。QlがＨになつて電流がVB−R3−D2−
R2−グランドの経路で流れると出力端の電位
（Ve1とする）は ve1＝VB−R3／R2＋R3・VB ………(4) となり、出力電圧Veの振幅（この場合は減少）
V0は V0＝VB・R3／R2＋R3 ………(5) になる。Ｈレベルの出力Qlは カウンタC1に入力してこれをクリヤする。従つ
てQnはＬになるがラツチの出力Qlは変らない。
やがてカウンタC2の出力Qn′が立下つて次段の
Q′o+1出力が立上り、これはゲートG6の出力QDN
をＨにし、ドライバD4をオフにする。従つて出
力や電圧VeはVBのレベルに復帰する。図から明
らかなように出力電圧Veのパルス幅はQnと
Qn′の各出力タイミングの差2n／fr−2n／fcに等しい。
やがてQ′o+1出力が立下り、このときゲートG2は
出力Ｒを発生し、ラツチG3，G4をリセツトする。
従つて出力QlはＬになり、カウンタC1はクリヤ
を解除されて計数開始する。ｎ＋１ビツトカウン
タC2はそのQ′o+1出力が立下るとき初期状態に戻
るから、結局カウンタC1，C2は０から同時に計
数を開始することになる。以下前述の動作が繰り
返され、出力電圧Veのパルスは2n+1／frの周期で
発生する。
出力Ｒを発生し、ラツチG3，G4をリセツトする。
従つて出力QlはＬになり、カウンタC1はクリヤ
を解除されて計数開始する。ｎ＋１ビツトカウン
タC2はそのQ′o+1出力が立下るとき初期状態に戻
るから、結局カウンタC1，C2は０から同時に計
数を開始することになる。以下前述の動作が繰り
返され、出力電圧Veのパルスは2n+1／frの周期で
発生する。
回転速度が遅い場合Ｂでは、図示のように
Qn′の方がQnより早く出力する。ラツチG3，G4
のセツトはやはりQnの立下りで行なわれるが、
本例ではその前にQn′の立下り、Q′o+1の立上りが
生じ、QlがＬでQ′o+1がＨになるとアンドゲート
G5の出力QupはＨとなり、ドライバD3はオフと
なつて無いのと同じになる。このときゲートG6
の出力QDNもＨ、従つてドライバD4もオフであ
り、電流はVcc−R1−D1−R3−VBの経路で流れ
て出力端の電位Ve2は ve2＝（Vcc−VB）R3／R1＋R3＋VB ………(6) となる。従つて出力電圧Veの振幅（この場合は
増加）V0′は V0′＝（Vcc−VB）R3／R1＋R3 ………(7) である。VB＝Vcc／２，R1＝R2に選ぶとV0＝
V0′となる。カウンタC1のQn出力が生じてセツト
出力Ｓが発生するとラツチ出力QlはＨとなり、
これによりゲートG5の出力QupはＬとなり、ド
ライバD3はオンとなつて出力電圧VeはVBのレベ
ルに復帰する。この出力電圧Veのパルス幅も図
面から明らかなように2n／fcと2n／frの差であり、発生 周期は2n+1／frである。前述の誤差出力平均電圧
Ｖｅは、第３図、第４図の電圧パルスVeの期間
2n+1／frにおける平均をとつて得られる。
Qn′の方がQnより早く出力する。ラツチG3，G4
のセツトはやはりQnの立下りで行なわれるが、
本例ではその前にQn′の立下り、Q′o+1の立上りが
生じ、QlがＬでQ′o+1がＨになるとアンドゲート
G5の出力QupはＨとなり、ドライバD3はオフと
なつて無いのと同じになる。このときゲートG6
の出力QDNもＨ、従つてドライバD4もオフであ
り、電流はVcc−R1−D1−R3−VBの経路で流れ
て出力端の電位Ve2は ve2＝（Vcc−VB）R3／R1＋R3＋VB ………(6) となる。従つて出力電圧Veの振幅（この場合は
増加）V0′は V0′＝（Vcc−VB）R3／R1＋R3 ………(7) である。VB＝Vcc／２，R1＝R2に選ぶとV0＝
V0′となる。カウンタC1のQn出力が生じてセツト
出力Ｓが発生するとラツチ出力QlはＨとなり、
これによりゲートG5の出力QupはＬとなり、ド
ライバD3はオンとなつて出力電圧VeはVBのレベ
ルに復帰する。この出力電圧Veのパルス幅も図
面から明らかなように2n／fcと2n／frの差であり、発生 周期は2n+1／frである。前述の誤差出力平均電圧
Ｖｅは、第３図、第４図の電圧パルスVeの期間
2n+1／frにおける平均をとつて得られる。
第５図でこれを説明するに、ａはカウンタC1
のQn出力、ｂはカウンタC2のQn′出力、ｃは出力
電圧Veを示す。前述のように出力電圧Veの振幅
はV0、パルス幅Ｗは2n（１／fc−１／fr）である。カウ ンタC2のQ′o+1出力の周期は同Qn′出力のそれの２
倍である。この期間2n／fr×２中のVeの平均値ｅ は Ve＝V0×Ｗ／2n／fr×２ ＝V0・2n（１／fc−１／fr）・fr／2n×２ ＝V0／２（fr／fc−１） である。これは前記(1)式に他ならない。第３図の
回路は第１図の位相比較器２４の代りに用いられ
るものであり、この後段にはフイルタ２６が続
く。このローパスフイルタ２６はVeの平均化を
行なう。本発明では位相補償回路２８は不要であ
り、フイルタ２６の出力はドライバ１４に入力す
る。本発明でも粗制御回路３０は用いる。
のQn出力、ｂはカウンタC2のQn′出力、ｃは出力
電圧Veを示す。前述のように出力電圧Veの振幅
はV0、パルス幅Ｗは2n（１／fc−１／fr）である。カウ ンタC2のQ′o+1出力の周期は同Qn′出力のそれの２
倍である。この期間2n／fr×２中のVeの平均値ｅ は Ve＝V0×Ｗ／2n／fr×２ ＝V0・2n（１／fc−１／fr）・fr／2n×２ ＝V0／２（fr／fc−１） である。これは前記(1)式に他ならない。第３図の
回路は第１図の位相比較器２４の代りに用いられ
るものであり、この後段にはフイルタ２６が続
く。このローパスフイルタ２６はVeの平均化を
行なう。本発明では位相補償回路２８は不要であ
り、フイルタ２６の出力はドライバ１４に入力す
る。本発明でも粗制御回路３０は用いる。
周波数fr，fcはＭHzオーダのものであり、ｎを
ある程度大にとつても期間2n+1／frは僅少であ
る。従つて速度誤差を求めるのに上記期間が必要
といつてもこれは無視できる。位相比較器の場合
は第２図ｂに示されるように全周波数帯域に亘つ
て90゜位相遅れが生じる。デイスク回転速度制御
で問題なのは１〜10Hzといつた、ＭHzから見れば
桁違いな低周波領域の回転速度変化であり、この
領域で90゜位相遅れが生じ、これを補償しなけれ
ばならない。
ある程度大にとつても期間2n+1／frは僅少であ
る。従つて速度誤差を求めるのに上記期間が必要
といつてもこれは無視できる。位相比較器の場合
は第２図ｂに示されるように全周波数帯域に亘つ
て90゜位相遅れが生じる。デイスク回転速度制御
で問題なのは１〜10Hzといつた、ＭHzから見れば
桁違いな低周波領域の回転速度変化であり、この
領域で90゜位相遅れが生じ、これを補償しなけれ
ばならない。
発明の効果
以上説明したように本発明によれば位相遅れが
ないため制御ループに位相補償回路が不要とな
り、回路構成が簡単になる利点が得られる。
ないため制御ループに位相補償回路が不要とな
り、回路構成が簡単になる利点が得られる。
第１図はCDプレーヤの速度制御系の概要を示
すブロツク図、第２図はその利得、位相特性図、
第３図は本発明の実施例を示す論理回路図、第４
図はその動作特性を示す波形図、第５図は誤差出
力平均電圧の説明図である。 図面で、１０はデイスク、fcは抽出クロツクの
周波数、frは基準クロツクの周波数、C1，C2は第
１、第２のカウンタ、G1〜G6，I1〜I4，D1〜D4，
R1〜R3，Vcc，VBは出力電圧発生回路、２６は
平均化回路である。
すブロツク図、第２図はその利得、位相特性図、
第３図は本発明の実施例を示す論理回路図、第４
図はその動作特性を示す波形図、第５図は誤差出
力平均電圧の説明図である。 図面で、１０はデイスク、fcは抽出クロツクの
周波数、frは基準クロツクの周波数、C1，C2は第
１、第２のカウンタ、G1〜G6，I1〜I4，D1〜D4，
R1〜R3，Vcc，VBは出力電圧発生回路、２６は
平均化回路である。
Claims (1)
- 【特許請求の範囲】 １ デイスクから抽出したクロツクと基準クロツ
クを用いて、該抽出クロツクが基準クロツクに同
期するようにデイスク回転速度を制御する、コン
パクトデイスクプレーヤ等の速度制御装置のデイ
スク回転速度誤差検出回路において、 前記抽出クロツクの周波数を計数する第１のカ
ウンタと、前記基準クロツクの周波数を計数する
第２のカウンタと、これらのカウンタの第ｎビツ
ト目の出力を受けてこれらの出力の発生時点の時
間差をパルス幅とする出力電圧を第２のカウンタ
の第ｎ＋１ビツト目の出力の周期で発生する回路
と、該出力電圧を受けてこれを平均化する回路と
を備えることを特徴とするデイスク回転速度誤差
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013181A JPS60157765A (ja) | 1984-01-27 | 1984-01-27 | デイスク回転速度誤差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013181A JPS60157765A (ja) | 1984-01-27 | 1984-01-27 | デイスク回転速度誤差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157765A JPS60157765A (ja) | 1985-08-19 |
| JPH039552B2 true JPH039552B2 (ja) | 1991-02-08 |
Family
ID=11826008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59013181A Granted JPS60157765A (ja) | 1984-01-27 | 1984-01-27 | デイスク回転速度誤差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157765A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366761A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | 情報記録再生装置 |
| JP2651306B2 (ja) * | 1991-12-26 | 1997-09-10 | シャープ株式会社 | 光学的ビデオディスクプレーヤ |
-
1984
- 1984-01-27 JP JP59013181A patent/JPS60157765A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60157765A (ja) | 1985-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |