JP3956421B2 - ディスク再生装置の信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＤ（コンパクトディスク）やＭＤ（ミニディスク）と称されるディジタル・オーディオ・ディスク等の情報記録ディスク（以下、単にディスクと称する）を再生するディスクプレーヤ等のディスク再生装置の信号処理回路に関する。
【０００２】
【従来の技術】
ディジタル・オーディオ・ディスク、たとえばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fourteen Modulation) と呼ばれる変調方式が採られている。このＥＦＭ信号を復調する際には、ディスクから読み取ったＲＦ信号を波形整形することによって得られる２値のパルス列信号に基づいてクロック（以下、再生クロックと称する）を生成し、この再生クロックを用いて復調処理が行われる。この再生クロックの生成には、一般的に、ＰＬＬ（Phase Locked Loop)回路が用いられている。
【０００３】
近年、このＰＬＬ回路についても、発振周波数が広範囲に亘る周波数帯域で使用可能であることが要求されてきている。
たとえば現在、ＣＤ−ＲＯＭ市場はより高速再生化へ進んでおり、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ（たとえばＤＳＰ）では、１倍速からより高速再生を実現する超高速のｎ倍速、たとえば１６倍速や２４倍速等まで対応可能なものが要求されている。ＣＤ−ＲＯＭ用信号処理ＬＳＩでは、必要な発振周波数を得るためには、最大発振周波数に高い電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator ）を内蔵する必要がある。
【０００４】
図７は、上述した再生クロックの生成に用いられるＰＬＬ回路の基本的な構成例を示すブロック図である。
図７において、クリスタル発振子４１の発振周波数（たとえば１６．９３４４ＭＨｚ）はプリスケーラ４２で１／Ｍ（Ｍは整数）に分周され、位相比較器４３の一入力となる。位相比較器４３は、ＶＣＯ４４の発振周波数をプリスケーラ４５で１／Ｎ（Ｎは整数）に分周して得られる周波数信号を他入力とし、両周波数信号の位相を比較しその位相差信号を出力する。この位相差信号は、ローパスフィルタ（ＬＰＦ）４６を経てＶＣＯ４４の制御電圧となる。ＶＣＯ４４は、この制御電圧に応じて発振周波数が変化する。このＶＣＯ４４の発振出力は、最終的に得る再生クロックＰＬＬＣＫのＬ（整数）倍の基準クロックとして導出されるとともに、プリスケーラ４５を経て位相比較器４３の他入力となる。
この回路構成では、位相比較器４３の２つの入力信号の位相が一致するように回路が動作し、その結果、２つの入力信号の周波数も一致することになる。
【０００５】
なお、クリスタル発振子４１の発振周波数１６．９３４４ＭＨｚはサンプリング周波数ｆｓをＣＤ方式と同じ周波数、すなわち４４．１ｋＨｚとした場合、３８４×ｆｓとなる。
さらに、再生クロックＰＬＬＣＫの周波数を４．３２１８ＭＨｚとすると、４．３２１８ＭＨｚはＣＤ方式でＥＦＭ信号をＰＷＭ変調するときのチャネルクロック周波数であり、この３周期から１１周期まで１周期ステップでＥＦＭ信号はＰＷＭ変調されている。
【０００６】
このチャネルクロックのＬ倍の周波数を持つ基準クロックは、ディジタルＰＬＬ回路５２に与えられる。このディジタルＰＬＬ回路５２は、周波数エラー計測回路４７、ローパスフィルタ４８、位相エラー計測回路４９、加算器５０およびディジタルＶＣＯ５１からなり、基準クロックに基づいて再生クロックＰＬＬＣＫを発生するとともに、この再生クロックＰＬＬＣＫに対するＥＦＭ信号の周波数エラーおよび位相エラーを検出し、その周波数エラーおよび位相エラーに基づいて再生クロックＰＬＬＣＫの周波数および位相を制御する構成となっている。
ここで、ＥＦＭ信号は、ディスクから読み取られたＲＦ信号が波形整形によって２値化されて得られる信号である。この２値化信号は、チャネルクロックの周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整数）で変化する信号である。
【０００７】
ところで、このディジタルＰＬＬ回路５２は、各倍速の基準周波数に対して±５％のキャプチャレンジを有する。
図８は、このディジタルＰＬＬ回路５２の１倍速、２倍速、３倍速および４倍速の各動作速度時のキャプチャレンジを示す図である。
【０００８】
ここでたとえばディスクから読み出したＲＦ信号の周期を計測するための再生クロックＰＬＬＣＫ（１倍速の時、４．３２１８ＭＨｚ）で考えると、ディジタルＰＬＬ回路が有するキャプチャレンジは、次式で与えられる。
【０００９】
【数１】
【００１０】
したがって、上述した構成では、ディスクの回転がこの範囲以外の時、ＰＬＬはロックせず、±５％に入るまで待たなければならなかった。
すなわち、図８に示すように、１倍速（４．３２１８ＭＨｚ±５％）、２倍速（８．６４３６ＭＨｚ±５％）、４倍速（１７．２８７２ＭＨｚ±５％）といったように、固定の基準周波数から±５％の範囲内でＰＬＬがロックし、それ以外の範囲でロックしない（図中、PLL Unlocck で示す範囲）。
【００１１】
このような特性を有する図７の回路では、たとえば屋外でのＣＤプレーヤの使用状態において、ディスクの回転方向又は反回転方向にプレーヤ本体を回転させた場合、回転運動の慣性のためピックアップとの相対速度が大きくずれることにより、スピンドルの回転速度が目標速度より大きくずれ、キャプチャー／ロックレンジ±ｆの中に入らなくなるため、ＰＬＬのロックが外れ、音楽が途絶えるなど、回転性外乱に弱く、また、高速アクセスに弱い等の不利益があった。
【００１２】
そこで、出願人は、基準周波数をディスクの回転速度に追従させた信号処理回路を提案した（特願平６−２９１４５９号）。
この回路は、図９に示すように、回転速度計測回路５３で、ＥＦＭ信号に基づいてスピンドルモータの回転速度を検出し、基準速度に対する速度エラーを０にする制御信号を発生し、この制御信号を、ローパスフィルタ５４で高い周波数成分をカットしてＶＣＯ５５にその制御電圧として供給する。そして、アナログＰＬＬ回路４０に基準周波数を与える手段としてＶＣＯ５５を用い、このＶＣＯ５５に対してスピンドルの回転速度の基準速度に対する速度エラーに応じた制御電圧を与える一方、このＶＣＯ５５によって与えられる発振周波数に基づいてアナログＰＬＬ回路４０で基準クロックＰＬＬＣＫ×Ｌを発生するとともに、この基準クロックに基づいてディジタルＰＬＬ回路５２で再生クロックＰＬＬＣＫを発生するように構成されている。
【００１３】
この回路では、ＶＣＯ５５およびアナログＰＬＬ回路４０内のＶＣＯ４４共にスピンドルの回転数に比例して発振周波数が変化することになる。すなわち、回転が遅くなれば基準周波数は低くなり、速くなれば高くなる。
このように、基準周波数が回転速度に追従することと、ディジタルＰＬＬ回路５２が基準周波数に対して±５％のキャプチャレンジを有することで、図１０に示すように、システム全体として非常に広いキャプチャレンジのＰＬＬ回路を実現でき、いかなる回転速度でも追従可能となった。
【００１４】
その結果、たとえば屋外でのディスクプレーヤの使用状態において、ディスクの回転方向または反回転方向にプレーヤ本体を回転させた場合とか、アクセス時に大きなトラックジャンプが発生した場合等、スピンドルの回転速度が目標値に対して大きくずれるような場合であっても、ＰＬＬのロックが殆ど外れることがないため、常にデータを読むことができるとともに、高速アクセルが可能となるという利点を有する。
【００１５】
【発明が解決しようとする課題】
ところが、図９のいわゆるワイドキャプチャシステムを採用した回路では、アクセス等でＰＬＬが一旦外れると、図１１に示すように、ＶＣＯ５５を制御するための回転速度計測回路５３の出力信号Ｓ５３はハイレベル（Ｈ）またはローレベル（Ｌ）の意味のない信号となる。
このため、後段のＬＰＦ５４の出力信号Ｓ５４の波形は、過渡期間を経てハイレベルまたはローレベルに固定となる。
この信号Ｓ５４はＶＣＯ５５の制御電圧であるが、この制御電圧がハイレベルまたはローレベルに固定となると、ＶＣＯ５５の発振周波数としては最小もしくは最大となる。
図９に回路では、この発振クロックが内部のマスタクロックとなるため、所望する発振周波数とかけ離れた位置からＰＬＬの引き込み動作に入ることになる。
一方、ここで使用されるＬＰＦ５４の時定数が大きいことも重なって、図１１に示すようにＶＣＯ５５の発振周波数が所望の値に達するのにｍｓオーダの長い時間が必要であった。
すなわち、ピックアップが目的のトラックへ着地してからＰＬＬの引き込みが終了しロックするまでに時間がかかっていた。
これを解決するため、マイコン等からトラバース中にパルスを注入して回転追従ＰＬＬ回路のＶＣＯの発振周波数を制御する構成がとられていたが、ＬＳＩの固体差や使用環境によるＶＣＯの特性変化が大きく、一概に制御することは困難であった。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回転性外乱や高速アクセスに強いことはもとより、アクセス時間の向上を図れるディスク再生装置の信号処理回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ディスクからの再生信号に同期した再生クロックを生成し、この再生クロックに基づいて前記再生信号に対する信号処理を行うディスク再生装置の信号処理回路であって、前記再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーに応じた第１の制御信号を発生する回転速度計測手段と、所定周波数の第１の基準クロックを発生する第１の発振手段と、前記第１または第２の制御信号に応じて発振周波数が変化する第２の発振手段と、前記第１の発振手段による第１の基準クロックと前記第２の発振手段の発振信号との位相差を検出し、検出結果に応じた前記第２の制御信号を発生する位相比較手段と、前記第２の発振手段の発振周波数に基づいて所定周波数の第２の基準クロックを発生する第１のＰＬＬ回路と、前記第２の基準クロックに基づいて前記再生クロックを発生し、この再生クロックに対する前記再生信号の周波数エラーおよび位相エラーを検出し、その周波数エラーおよび位相エラーに基づいて前記再生クロックの周波数および位相を制御する第２のＰＬＬ回路と、再生時には前記回転速度計測手段による第１の制御信号を前記第２の発振手段に入力させ、アクセス時には前記位相比較手段による第２の制御信号を前記第２の発振手段に入力させる制御信号切換手段とを有する。
【００１８】
また、本発明では、前記制御信号切換手段は、第３の制御信号に基づいて前記第２の発振手段と前記回転速度計測手段による第１の制御信号の出力ラインまたは前記位相比較手段との接続切り換えを行うスイッチ手段と、再生またはアクセスの動作モードに応じて前記第３の制御信号を出力する制御手段とを有する。
【００１９】
また、本発明では、前記第２の発振手段の発振出力を可変分周比にて分周して前記位相比較手段に入力させる分周手段を有し、前記制御手段は、少なくともアクセス時に前記分周手段の分周比を設定する。
前記制御手段は、アクセス情報に基づいてアクセス先における再生速度を予測し、予測速度に応じて前記分周手段の分周比を設定する。
【００２０】
また、本発明では、前記スイッチ手段は、アクセス時に前記位相比較手段の出力信号を反転させて前記第２の発振手段に入力させる反転回路を有する。
【００２１】
また、前記制御信号切換手段と前記第２の発振手段との間に所定の時定数に設定されたローパスフィルタを有する。
【００２２】
本発明の信号処理回路によれば、回転速度計測手段は、ディスクからの再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーを０にするような第１の制御信号を、第２の発振手段たとえばＶＣＯにその制御電圧として与える。これにより、第２の発振手段はディスクの回転数に比例して発振周波数が変化する。この第２の発振手段の発振周波数は第１のＰＬＬ回路の基準周波数となる。第１のＰＬＬ回路は、この基準周波数に基づいて基準クロックを発生し、第２のＰＬＬ回路はこの基準クロックに基づいて周波数および位相の制御を行いつつ再生クロックを発生する。
【００２３】
一方、アクセス時には、たとえば制御手段の制御に基づきスイッチ手段により第２の発振手段への制御信号が第１の制御信号から位相比較手段による第２の制御信号に切り換えられる。
すなわち、アクセス時には第１および第２の発振手段、位相比較手段、あるいはこれらに加えて可変分周手段やＬＰＦにより逓倍のＰＬＬ回路が構成される。これにより、第２の発振手段の発振周波数が、たとえば制御手段で、アクセス情報に基づいて予測されるアクセス先における再生速度に追従するようになる。
したがって、目標トラックへの到達（着地）後のＰＬＬの引き込み時間が短縮される。
【００２４】
【発明の実施の形態】
以下、たとえばＣＤプレーヤに適用された本発明の実施形態について図面を参照しつつ詳細に説明する。なお、本発明は、ＣＤプレーヤへの適用に限定されるものではなく、ＭＤプレーヤなどディスクプレーヤ全般に適用し得るものである。
【００２５】
図１は、本発明が適用されるＣＤプレーヤの制御系の一実施例を示すブロック構成図である。
図１のＣＤプレーヤは、ディスク（ＣＤ）１、スピンドルモータ２、光学式ピックアップ（以下、単にピックアップと称する）３、Ｉ（電流）／Ｖ（電圧）アンプ８、ＲＦイコライズ回路９、ＤＳＰ(Digital Signal Processor)回路１０、光学系サーボ信号処理回路２０、クリスタル発振子２１、ＬＰＦ（ローパスフィルタ）２２，２３、アンプ２４、ドライバ２５、およびコントローラ３０により構成されている。
【００２６】
図１において、ディスク（ＣＤ）１はスピンドルモータ２によって回転駆動され、その記録情報は光学式ピックアップ（以下、単にピックアップと称する）３によって読み取られる。
ピックアップ３は、レーザダイオード４、このレーザダイオード４から発せられるレーザ光ビームをディスク１の信号記録面上に情報読取用光スポットとして集束させる対物レンズ５、ディスク１からの反射光ビームの進行方向を変える偏光ビームスプリッタ６、この反射光ビームを受光するフォトディテクタ７等によって構成され、スレッド送りモータ（図示せず）を駆動源としてディスク半径方向において移動自在に設けられている。
【００２７】
ピックアップ３にはさらに、図示しないが、ディスク１の記録トラックに対して情報読取用光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、対物レンズ５のその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
このピックアップ３の出力信号は、Ｉ／Ｖアンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライズ回路９で波形整形された後、ＤＳＰ回路１０に供給される。
【００２８】
ＤＳＰ回路１０は、ＰＬＬアシンメトリ補正回路１０１、ＥＦＭ復調回路１０２、サブコード復調回路１０３、ＲＡＭ１０４、エラー訂正回路１０５、デ・インターリーブ回路１０６、回転速度計測回路１０７、発振器（ＯＳＣ）１０８、プリスケーラ１０９，１１０，１１１，１１２，１１３，１１４，１２０，１２１，１２２、位相比較器１１５（ＰＣ２），１２３（ＰＣ１）、ＶＣＯ１１６，１２４、スイッチ回路１１７，１１８，１１９、および第２のＰＬＬ回路としてのディジタルＰＬＬ回路１２５により構成されている。
また、位相比較器１２３（ＰＣ１）、ＶＣＯ１２４、ＬＰＦ２３、およびプリスケーラ１２０〜１２２により第１のＰＬＬ回路が構成される。
【００２９】
ＰＬＬアシンメトリ補正回路１０１は、アシンメトリ(asymmetry) の補正を行い、２値のＥＦＭ信号を得る。ここで、アシンメトリとは、ＲＦ信号のアイパターンの中心が振幅の中心からずれる状態を言う。ＰＬＬアシンメトリ補正回路１０１は、２値の信号エッジに基づいて再生クロックＰＬＬＣＫを生成するＰＬＬ回路を内蔵している。
【００３０】
ＥＦＭ復調回路１０２は、ＰＬＬアシンメトリ補正回路１０１で得られたＥＦＭ信号を復調する。ＥＦＭ復調後のデータはサブコード処理回路１０３に供給されるとともに、一旦ＲＡＭ１０４に格納される。
サブコード処理回路１０３は、フレーム同期信号のすぐ後ろに入っている時間情報としてのサブコードを復調し、コントローラ３０に供給する。
エラー訂正回路１０５は、エラー訂正・検出用のパリティに基づいて一旦ＲＡＭ１０４に格納されたＥＦＭ復調後のデータのエラー訂正を行う。
デ・インターリーブ回路１０６は、ＣＩＲＣ(Cross Interleave Reed-Solomon Code)のインターリーブを解き、Ｌ／Ｒｃｈのオーディオ信号として出力するとともに、回転速度計測回路１０７に供給する。
【００３１】
回転速度計測回路１０７は、ＥＦＭ信号に基づいてスピンドルモータ２（以下、単にスピンドルと称する）の回転速度を検出し、基準速度に対する速度エラーを０にする制御信号（第１の制御信号）Ｓ１０７を発生し、スイッチ回路１１７および１１９に出力する。
【００３２】
発振器１０８は、クリスタル発振子２１の高精度の発振出力（周波数１６．９３４４ＭＨｚ）に基づいたクロック信号（第１の基準クロック）Ｓ１０８を発生する。
プリスケーラ１０９は、発振器１０８によるクロック信号Ｓ１０８の周波数を１／２に分周する。
プリスケーラ１１０は、プリスケーラ１０９で１／２に分周された発振器１０８によるクロック信号Ｓ１０８の周波数をさらに１／３２に分周し、位相比較器１１５に供給する。
【００３３】
プリスケーラ１１１は、ＶＣＯ１１６の出力信号（第２の基準クロック）Ｓ１１６の周波数をコントローラ３０からの制御信号ＫＳＬ０，ＫＳＬ１の指示に従って設定される整数Ｋ（たとえば１，２，４，８）に基づいて１／Ｋに分周し、プリスケーラ１１２および１２０に供給する。
プリスケーラ１１２は、プリスケーラ１１１で１／Ｋに分周されたＶＣＯ１１６の出力信号Ｓ１１６の周波数をさらに１／２に分周する。
プリスケーラ１１３は、プリスケーラ１１２で１／２に分周された信号の周波数を、コントローラ３０からの制御信号ＶＰＣＴＬ０，ＶＰＣＴＬ１の指示に従って設定される整数Ｌ（たとえば１，２，３，４）に基づいて１／Ｌに分周する。
プリスケーラ１１４は、プリスケーラ１１３で１／Ｌに分周された信号の周波数を、コントローラ３０からの８ビットの制御信号ＶＰ０〜ＶＰ７で設定される整数ＶＰＣＴＬ０，ＶＰＣＴＬ１の指示に従って設定される整数Ｌ（たとえばｎ（１〜２５６）に基づいて１／ｎに分周し、位相比較器１１５に供給する。
【００３４】
位相比較器１１５は、発振器１０８の出力信号Ｓ１０８の周波数を１／６４に分周した信号をリファレンス側の入力（Ｒｅｆ）、ＶＣＯ１１６の発振周波数を１／Ｋ×１／２×１／Ｌ×１／ｎをバリアブル側の入力（Ｖａｒ）として、両入力信号の周波数信号の位相を比較することによりその位相差信号（第２の制御信号）Ｓ１１５をスイッチ回路１１７および１１９に出力する。
位相差信号Ｓ１１５は、リファレンス側に対してバリアブル側の周波数が低い場合にはハイレベル（Ｈ）で出力され、高い場合にはローレベル（Ｌ）で出力され、等しいときはハイインピーダンス（ＨｉＺ）で出力される。
【００３５】
ＶＣＯ１１６は、端子ＶＰＣＯとＶＣＴＬ間に接続された抵抗素子２２１およびキャパシタＣ２２１からなる外付けのＬＰＦ２２で高い周波数成分がカットされた、回転速度計測回路１０７の出力信号Ｓ１０７または位相比較器１１５の出力信号Ｓ１１５を制御電圧として受けて、制御電圧に応じた周波数で発振する。
このＶＣＯ１１６の発振周波数は、トラバース以外の通常動作時にはディスク１の回転速度に追従し、トラバース時には後述するコントローラ３０の制御に基づきピックアップ３の着地位置（目標トラック）の周波数、換言すれば目標トラックにおけるあらかじめ予測した再生速度に追従する。
【００３６】
スイッチ回路１１７は、２つの入力端子ａ，ｂと１つの出力端子ｃを有している。入力端子ａは回転速度計測回路１０７の信号Ｓ１０７の出力ラインに接続され、入力端子ｂは位相比較器１１５の信号Ｓ１１５の出力ラインに接続されており、コントローラ３０からの制御信号ＩＣＡＰがハイレベルの場合（トラバース以外の通常動作時）は出力端子ｃに入力端子ａを接続し、コントローラ３０からの制御信号ＩＣＡＰがローレベルの場合（トラバース時）は出力端子ｃに入力端子ｂを接続する。なお、出力端子ｃはスイッチ回路１１８に接続されている。
【００３７】
スイッチ回路１１８は、２つの入力端子ａ，ｂと１つの出力端子ｃを有している。入力端子ａは反転回路１１８Ａを介してスイッチ回路１１７の出力端子ｃに接続され、入力端子ｂはスイッチ回路１１７の出力端子ｃに直接接続されており、コントローラ３０からの制御信号ＩＮＶ．ＶＰＣＯがローレベルの場合（トラバース以外の通常動作時）は出力端子ｃに入力端子ｂを接続し、コントローラ３０からの制御信号ＩＮＶ．ＶＰＣＯがハイレベルの場合（トラバース時）は出力端子ｃに入力端子ａを接続する。なお、出力端子ｃは外部端子ＶＰＣＯに接続されている。
【００３８】
スイッチ回路１１９は、２つの入力端子ａ，ｂと１つの出力端子ｃを有している。入力端子ａは回転速度計測回路１０７の信号Ｓ１０７の出力ラインに接続され、入力端子ｂは位相比較器１１５の信号Ｓ１１５の出力ラインに接続されており、コントローラ３０からの制御信号ＳＰＤＣにより出力端子ｃとの接続状態が切り換えられるが、通常、制御信号ＳＰＤＣはローレベルで供給され、出力端子ｃに入力端子ｂを接続する。なお、出力端子ｃは外部端子ＭＤＰを介してアンプ２４の入力端子に接続されている。
【００３９】
プリスケーラ１２０は、プリスケーラ１１１で１／Ｋに分周されたＶＣＯ１１６の出力信号Ｓ１１６の周波数をさらに１／Ｍに分周する。
プリスケーラ１２１は、ＶＣＯ１２４の出力信号Ｓ１２４の周波数をコントローラ３０からの制御信号ＫＳＬ２，ＫＳＬ３の指示に従って設定される整数Ｋ（たとえば１，２，４，８）に基づいて１／Ｋに分周し、プリスケーラ１２２およびディジタルＰＬＬ回路１２５に供給する。
プリスケーラ１２２は、プリスケーラ１２１で１／Ｋに分周されたＶＣＯ１２４の出力信号Ｓ１２４の周波数をさらに１／Ｎに分周する。
【００４０】
位相比較器１２３は、ＶＣＯ１１６の出力信号Ｓ１１６の周波数を１／Ｋ×１／Ｍに分周した信号をリファレンス側の入力（Ｒｅｆ）、ＶＣＯ１２４の発振周波数を１／Ｋ×１／Ｎに分周した信号をバリアブル側の入力（Ｖａｒ）として、両入力信号の周波数信号の位相を比較することによりその位相差信号Ｓ１２３を外部端子ＰＣＯを介して外付けのＬＰＦ２３に出力する。
【００４１】
ＶＣＯ１２４は、ＬＰＦ２３で高い周波数成分がカットされた位相比較器１２３の出力信号Ｓ１２３を制御電圧として受けて、制御電圧に応じた周波数で発振する。
【００４２】
なお、ＬＰＦ２３は、外付けの抵抗素子Ｒ２３１〜Ｒ２３３およびキャパシタＣ２３１，Ｃ２３２、並びにＤＳＰ回路１０内部のオペアンプ１２６を備えたアクティブフィルタにより構成されている。
【００４３】
以上の構成において、トラバース以外の通常動作時には、コントローラ３０の制御の下、回転速度計測回路１０７の出力信号Ｓ１０７がスイッチ回路１１７，１１８を通り、ＬＰＦ２２で高い周波数成分がカットされて制御電圧としてＶＣＯ１１６に供給され、このＶＣＯ１１６の出力信号Ｓ１１６が、プリスケーラ１１１，１２０，１２１、位相比較器１２３、ＬＰＦ２３、およびＶＣＯ１２４で構成されるアナログＰＬＬ回路に供給され、プリスケーラ１２１の出力信号がディジタルＰＬＬ回路１２５に供給される。
すなわち、トラバース以外の通常動作時には、図９に示すワイドキャプチャシステムを採用した回路と等価な回路が構成される。
なお、ディジタルＰＬＬ回路１２５は、図９に示す回路５２と同様に構成されることから、ここではその詳細な説明は省略する。
【００４４】
これに対して、トラバース時には、コントローラ３０の制御の下、位相比較器１１５の出力信号Ｓ１１５がスイッチ回路１１７，１１８を通り、ＬＰＦ２２で高い周波数成分がカットされて制御電圧としてＶＣＯ１１６に供給される。
すなわち、トラバース時には、図２に示すように、発振器１０８、プリスケーラ１１１〜１１４、位相比較器１１５、スイッチ回路１１７，１１８、ＬＰＦ２２、およびＶＣＯ１１６で構成される完全に独立した逓倍のアナログＰＬＬ回路が構成される。
そして、この逓倍のアナログＰＬＬ回路によって、ＶＣＯ１１６の発振周波数が、コントローラ３０によりプリスケーラ１１３，１１４の分周値が制御されて、ピックアップ３の着地位置の周波数（目標トラックの再生速度）に追従するように制御される。
【００４５】
なお、トラバース時に構成される図２に示す逓倍のアナログＰＬＬ回路においては、位相比較器１１５から出力される位相差信号Ｓ１１５は、上述したようにリファレンス側に対してバリアブル側の周波数が低い場合にはハイレベル（Ｈ）で出力され、高い場合にはローレベル（Ｌ）で出力され、等しいときはハイインピーダンス（ＨｉＺ）で出力される。
このとき、ＶＣＯ１１６の発振周波数は、外部端子ＶＣＴＬの電位が高い程低くなり、電位が低い程高くなる。
このため、図２に示すように単なる逓倍のアナログＰＬＬ回路として使用する場合、極性を反転する必要があることから、制御信号ＩＮＶ．ＶＰＣＯがハイレベルに設定されるトラバース時には、スイッチ回路１１８で位相比較器１１５の出力信号Ｓ１１５のレベルを反転回路１１８Ａで反転させている。
【００４６】
実際には、位相比較器１１５の出力信号Ｓ１１５は、２本の信号ＶＣＯＨ，ＶＣＯＬとして出力されることから、単なるインバータで反転させる構成ではなく、スイッチ回路１１８は、たとえば図３に示すような回路構成が採られる。
【００４７】
具体的には、図３に示すように、３個のインバータＩＮＶ１〜ＩＮＶ３、４個の２入力アンドゲートＡＮＤ１〜ＡＮＤ４、２個の２入力オアゲートＯＲ１，ＯＲ２、ｐチャネルＭＯＳトランジスタＰＴ１、およびｎＭＯＳトランジスタＮＴ１により構成される。
【００４８】
アンドゲートＡＮＤ１の一方の入力端子が位相比較器１１５の信号ＶＣＯＨの出力ラインに接続され、他方の入力端子がインバータＩＮＶ１を介して制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ２の一方の入力端子がインバータＩＮＶ２を介して位相比較器１１５の信号ＶＣＯＬの出力ラインに接続され、他方の入力端子が制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ３の一方の入力端子が位相比較器１１５の信号ＶＣＯＬの出力ラインに接続され、他方の入力端子がインバータＩＮＶ１を介して制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ４の一方の入力端子がインバータＩＮＶ３を介して位相比較器１１５の信号ＶＣＯＨの出力ラインに接続され、他方の入力端子が制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ１，ＡＮＤ２の出力端子がオアゲートＯＲ１の入力端子にそれぞれ接続され、アンドゲートＡＮＤ３，ＡＮＤ４の出力端子がオアゲートＯＲ２の入力端子にそれぞれ接続されている。
そして、電源電圧Ｖddの供給ラインと接地ラインとの間にｐチャネルＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１が直列に接続されており、オアゲートＯＲ１の出力端子がｐチャネルＭＯＳトランジスタＰＴ１のゲート電極に接続され、オアゲートＯＲ２の出力端子がｎチャネルＭＯＳトランジスタＮＴ１のゲート電極に接続され、ｐチャネルＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１のドレイン同士の接続点が外部端子ＶＰＣＯに接続されている。
【００４９】
図４は、位相比較器１１５の出力信号ＶＣＯＨ，ＶＣＯＬと図３の構成を有するスイッチ回路１１８を適用した場合の外部端子ＶＰＣＯからの出力状態との関係を示す図である。
図４に示すように、制御信号ＩＮＶ．ＶＰＣＯがハイレベル（Ｈ）であるトラバース時には、位相比較器１１５の出力信号ＶＣＯＨ，ＶＣＯＬが共に論理「０」の場合にはローレベル（Ｌ）、信号ＶＣＯＨが論理「０」、信号ＶＣＯＬが論理「１」の場合には出力禁止状態（実際はあり得ない）、信号ＶＣＯＨが論理「１」、信号ＶＣＯＬが論理「０」の場合にはハイインピーダンス（ＨｉＺ）状態、信号ＶＣＯＨ，ＶＣＯＬが共に論理「１」の場合にはハイレベル（Ｈ）となる。
【００５０】
なお、光学系サーボ信号処理回路２０は、ピックアップ３の動作に関連する各サーボ系、すなわち情報読取用光スポットをディスク１の記録トラックに追従させるためのトラッキングサーボ系、当該光スポットをディスク１の信号記録面上に常に集束させるためのフォーカスサーボ系およびピックアップ３のディスク半径方向における位置制御をなすためのスレッドサーボ系を制御するためのものである。
【００５１】
コントローラ３０は、システム全体の制御を行うとともに、サブコード処理回路１０３による時間情報としてのサブコードを受けて、アクセス動作であるトラバース以外の通常動作時には、信号ＩＣＡＰをハイレベルでスイッチ回路１１７に出力し、信号ＩＮＶ．ＶＰＣＯをローレベルでスイッチ回路１１８に出力し、また、プリスケーラ１１１、１２１の分周値の制御等を行う。
また、トラバース時には、信号ＩＣＡＰをローレベルでスイッチ回路１１７に出力し、信号ＩＮＶ．ＶＰＣＯをハイレベルでスイッチ回路１１８に出力するとともに、サブコード、アドレス情報ＡＤＲ等に基づいて、トラバース中にＶＣＯ１１６の発振周波数をピックアップ３の着地位置の周波数、すなわち目標トラックの再生速度にあらかじめ制御すべく、分周値を制御する制御信号ＶＰＣＴＬ０，ＣＰＣＴＬ１０を所定の値でプリスケーラ１１３に出力し、制御信号ＶＰ０〜ＶＰ７を所定の値でプリスケーラ１１４に出力する。
【００５２】
以下に、トラバース時のコントローラ３０におけるＶＣＯ１１６の発振周波数の予測方法について説明する。
近年、ＣＤ−ＲＯＭドライバでは、スピンドル２をＣＡＶ（Constant Angular Velocity ／角速度一定）で制御する方法が主流になりつつある。
ＣＬＶ（Constant Linear Velocity／線速度一定）でプリマスタードされたディスク１をＣＡＶで制御した場合、ディスク１の内周と外周とでＥＦＭの転送レートは変化する。
具体的には、最内周を１（絶対時間で０分のポイント）とすると最外周では役２．５倍（絶対時間で７４分のポイント）となる。
ＶＣＯ１１６の発振周波数は、ＥＦＭの転送レート（相対速度）に比例するので、アクセス先がディスク１のどの位置かで、ピックアップ３の着地後の再生速度の予測を行うことが可能であり、ＶＣＯ１１６の発振周波数に換算することもできる。
ここで、スピンドル２の相対速度をＲとすると、プリスケーラ１１４の分周値ｎ（ＶＰ０〜ＶＰ７）およびプリスケーラ１１３の分周値Ｌ（ＶＰＣＴＬ０，１）と相対速度Ｒとの間には、次の関係式が成り立つ（倍速モード設定時）。
【００５３】
【数２】
Ｒ＝〔（２５６−ｎ）／３２〕×２×（Ｌ＋１）
ｎ＝２５６−〔３２Ｒ／２（Ｌ＋１）〕 …（２）
【００５４】
次に、トラバース時（予測時）のコントローラ３０の動作例を図５のフローチャートを参照しつつ説明する。
今、ディスク１のあるポイントを１０倍速で再生していたとする。ここで、アクセス命令が入力されて、飛び先の絶対時間がＡ分だと仮定する。
この場合、まずコントローラ３０は絶対時間Ａ分のポイントが何倍速（Ｒ）になるかを計算する（Ｓ１）。なお、計算する構成とする代わりに、テーブルを持っていて一意に決定するように構成することも可能である。
Ｒが求めることができたならば、次に、プリスケーラ１１４の分周値ｎを計算し、計算値に応じて８ビットの制御信号ＶＰ０〜ＶＰ７を設定する（Ｓ２）。
そして、ＶＣＯ制御モード（トラバース制御モード）に切り換えて、制御信号ＩＣＡＰをローレベルでスイッチ回路１１７に出力するとともに、制御信号ＩＮＶ．ＶＰＣＯをハイレベルでスイッチ回路１１８に出力する（Ｓ３）。
これにより、図２に示すような、発振器１０８、プリスケーラ１１１〜１１４、位相比較器１１５、スイッチ回路１１７，１１８、ＬＰＦ２２、およびＶＣ１１６で構成される完全に独立した逓倍のアナログＰＬＬ回路が構成される。
【００５５】
また、ＶＣＯ制御モード（トラバース制御モード）に切り換えた上で、ＤＳＰ回路１０のプリスケーラ１１４に計算値に応じて設定された制御信号ＶＰ０〜ＶＰ７を出力する（Ｓ４）。
その後は、通常のトラックジャンプルーチンを使用して、Ａ分のポイントヘトラバースさせる（Ｓ５）。
そして、ＶＣＯ制御モード（トラバース制御モード）から通常動作モードに切り換えて、制御信号ＩＣＡＰをハイレベルでスイッチ回路１１７に出力するとともに、制御信号ＩＮＶ．ＶＰＣＯをローレベルでスイッチ回路１１８に出力する（Ｓ６）。
これにより、図２に示すような、独立した逓倍のアナログＰＬＬ回路の構成ではなく、回転速度計測回路１０７の出力信号Ｓ１０７がＬＰＦ２２を介してＶＣＯ１１６の制御電圧として供給され、ＶＣＯ１１６の発振周波数は、ディスク１の回転速度に追従するようになり、広いキャプチャレンジのＰＬＬ回路が実現され、通常の再生動作が行われる。
【００５６】
図６に、図１の回路のアクセス時の外部端子ＶＰＣＯ，ＶＣＴＬにおける位相比較器の出力信号の状態を示す。
図６からわかるように、本実施例に係る信号処理回路にあっては、目標トラックへの到達（着地）後のＰＬＬの引き込み時間が短縮される。
【００５７】
以上説明したように、本実施例によれば、通常再生時には、回転速度計測回路１０７で、ディスクからの再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーを０にするような第１の制御信号Ｓ１０７を、第２の発振手段としてのＶＣＯ１１６にその制御電圧として与え、その発振出力をＶＣＯ１２４を含む第１のＰＬＬ回路の基準周波数として、第２のＰＬＬ回路としてのディジタルＰＬＬ回路１２５で周波数および位相の制御を行いつつ再生クロックを発生し、一方、アクセス時には、たとえばコントローラ３０の制御に基づきスイッチ回路１１７，１１８によりＶＣＯ１１６への制御信号を位相比較器１１５の出力信号Ｓ１１５に切り換え、ＶＣＯ１１６、位相比較器１１５，ＬＰＦ２３等を含む逓倍のＰＬＬ回路を構成して、ＶＣＯ１１５の発振周波数が、コントローラ３０でアクセス情報に基づいて予測されるアクセス先における再生速度に追従するようにしたので、回転性外乱や高速アクセスに強いことはもとより、ＬＳＩの固体差、温度変化に影響されない制御を行うことができ、目標トラックへの到達（着地）後のＰＬＬの引き込み時間を短縮でき、アクセス時間の高速化を図ることができる。
また、たとえばＣＤ−ＤＡでは、ＥＳＰ等で音つなぎのためにアクセスし、ターゲットからバッファリングを行うが、その開始時間が速くなり、その結果、パフォーマンスの向上を図れる利点がある。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、回転性外乱や高速アクセスに強いことはもとより、アクセス時間を短縮実現でき、またＬＳＩの固体差、温度変化に影響されない制御を行うことができる。
また、たとえばＣＤ−ＤＡでは、ＥＳＰ等で音つなぎのためにアクセスし、ターゲットからバッファリングを行うが、その開始時間が速くなり、その結果、パフォーマンスの向上を図れる利点がある。
【図面の簡単な説明】
【図１】本発明が適用されるＣＤプレーヤの制御系の一実施例を示すブロック構成図である。
【図２】アクセス時に構成される逓倍のＰＬＬ回路を示す図である。
【図３】本発明に係る反転回路の一例を示す回路図である。
【図４】本発明が適用されるＣＤプレーヤの制御系の第２の実施形態を示す構成図である。
【図５】アクセス時のコントローラの制御動作を説明するためのフローチャートである。
【図６】図１の回路のアクセス時の外部端子ＶＰＣＯ，ＶＣＴＬにおける位相比較器の出力信号の状態を示す図である。
【図７】第１の従来例を示すブロック図である。
【図８】図７の回路のディジタルＰＬＬ回路の１，２，３，４倍速時のキャプチャレンジを説明するための図である。
【図９】第２の従来例を示すブロック図である。
【図１０】図９の回路のディジタルＰＬＬ回路のキャプチャレンジを説明するための図である。
【図１１】図９の回路のアクセス時の回転速度計測回路およびローパスフィルタの出力信号の状態を示す図である。
【符号の説明】
１…ディスク、２…スピンドルモータ、３…ピックアップ、１０…ＤＳＰ回路、１０１…ＰＬＬアシンメトリ補正回路、１０２…ＥＦＭ復調回路、１０３…サブコード処理回路、１０４…ＲＡＭ，１０５…エラー訂正回路、１０６…デ・インターリーブ回路、１０７…回転速度計測回路、１０８…発振器（ＯＳＣ）、１０９，１１０，１１１，１１２，１１３，１１４，１２０，１２１，１２２…プリスケーラ、１１５（ＰＣ２），１２３（ＰＣ１）…位相比較器、１１６，１２４…ＶＣＯ、１１７，１１８，１１９…スイッチ回路、１２５…ディジタルＰＬＬ回路、２０…光学系サーボ信号処理回路、２２，２３…ローパスフィルタ（ＬＰＦ）、３０…コントローラ。
【発明の属する技術分野】
本発明は、ＣＤ（コンパクトディスク）やＭＤ（ミニディスク）と称されるディジタル・オーディオ・ディスク等の情報記録ディスク（以下、単にディスクと称する）を再生するディスクプレーヤ等のディスク再生装置の信号処理回路に関する。
【０００２】
【従来の技術】
ディジタル・オーディオ・ディスク、たとえばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fourteen Modulation) と呼ばれる変調方式が採られている。このＥＦＭ信号を復調する際には、ディスクから読み取ったＲＦ信号を波形整形することによって得られる２値のパルス列信号に基づいてクロック（以下、再生クロックと称する）を生成し、この再生クロックを用いて復調処理が行われる。この再生クロックの生成には、一般的に、ＰＬＬ（Phase Locked Loop)回路が用いられている。
【０００３】
近年、このＰＬＬ回路についても、発振周波数が広範囲に亘る周波数帯域で使用可能であることが要求されてきている。
たとえば現在、ＣＤ−ＲＯＭ市場はより高速再生化へ進んでおり、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ（たとえばＤＳＰ）では、１倍速からより高速再生を実現する超高速のｎ倍速、たとえば１６倍速や２４倍速等まで対応可能なものが要求されている。ＣＤ−ＲＯＭ用信号処理ＬＳＩでは、必要な発振周波数を得るためには、最大発振周波数に高い電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator ）を内蔵する必要がある。
【０００４】
図７は、上述した再生クロックの生成に用いられるＰＬＬ回路の基本的な構成例を示すブロック図である。
図７において、クリスタル発振子４１の発振周波数（たとえば１６．９３４４ＭＨｚ）はプリスケーラ４２で１／Ｍ（Ｍは整数）に分周され、位相比較器４３の一入力となる。位相比較器４３は、ＶＣＯ４４の発振周波数をプリスケーラ４５で１／Ｎ（Ｎは整数）に分周して得られる周波数信号を他入力とし、両周波数信号の位相を比較しその位相差信号を出力する。この位相差信号は、ローパスフィルタ（ＬＰＦ）４６を経てＶＣＯ４４の制御電圧となる。ＶＣＯ４４は、この制御電圧に応じて発振周波数が変化する。このＶＣＯ４４の発振出力は、最終的に得る再生クロックＰＬＬＣＫのＬ（整数）倍の基準クロックとして導出されるとともに、プリスケーラ４５を経て位相比較器４３の他入力となる。
この回路構成では、位相比較器４３の２つの入力信号の位相が一致するように回路が動作し、その結果、２つの入力信号の周波数も一致することになる。
【０００５】
なお、クリスタル発振子４１の発振周波数１６．９３４４ＭＨｚはサンプリング周波数ｆｓをＣＤ方式と同じ周波数、すなわち４４．１ｋＨｚとした場合、３８４×ｆｓとなる。
さらに、再生クロックＰＬＬＣＫの周波数を４．３２１８ＭＨｚとすると、４．３２１８ＭＨｚはＣＤ方式でＥＦＭ信号をＰＷＭ変調するときのチャネルクロック周波数であり、この３周期から１１周期まで１周期ステップでＥＦＭ信号はＰＷＭ変調されている。
【０００６】
このチャネルクロックのＬ倍の周波数を持つ基準クロックは、ディジタルＰＬＬ回路５２に与えられる。このディジタルＰＬＬ回路５２は、周波数エラー計測回路４７、ローパスフィルタ４８、位相エラー計測回路４９、加算器５０およびディジタルＶＣＯ５１からなり、基準クロックに基づいて再生クロックＰＬＬＣＫを発生するとともに、この再生クロックＰＬＬＣＫに対するＥＦＭ信号の周波数エラーおよび位相エラーを検出し、その周波数エラーおよび位相エラーに基づいて再生クロックＰＬＬＣＫの周波数および位相を制御する構成となっている。
ここで、ＥＦＭ信号は、ディスクから読み取られたＲＦ信号が波形整形によって２値化されて得られる信号である。この２値化信号は、チャネルクロックの周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整数）で変化する信号である。
【０００７】
ところで、このディジタルＰＬＬ回路５２は、各倍速の基準周波数に対して±５％のキャプチャレンジを有する。
図８は、このディジタルＰＬＬ回路５２の１倍速、２倍速、３倍速および４倍速の各動作速度時のキャプチャレンジを示す図である。
【０００８】
ここでたとえばディスクから読み出したＲＦ信号の周期を計測するための再生クロックＰＬＬＣＫ（１倍速の時、４．３２１８ＭＨｚ）で考えると、ディジタルＰＬＬ回路が有するキャプチャレンジは、次式で与えられる。
【０００９】
【数１】
したがって、上述した構成では、ディスクの回転がこの範囲以外の時、ＰＬＬはロックせず、±５％に入るまで待たなければならなかった。
すなわち、図８に示すように、１倍速（４．３２１８ＭＨｚ±５％）、２倍速（８．６４３６ＭＨｚ±５％）、４倍速（１７．２８７２ＭＨｚ±５％）といったように、固定の基準周波数から±５％の範囲内でＰＬＬがロックし、それ以外の範囲でロックしない（図中、PLL Unlocck で示す範囲）。
【００１１】
このような特性を有する図７の回路では、たとえば屋外でのＣＤプレーヤの使用状態において、ディスクの回転方向又は反回転方向にプレーヤ本体を回転させた場合、回転運動の慣性のためピックアップとの相対速度が大きくずれることにより、スピンドルの回転速度が目標速度より大きくずれ、キャプチャー／ロックレンジ±ｆの中に入らなくなるため、ＰＬＬのロックが外れ、音楽が途絶えるなど、回転性外乱に弱く、また、高速アクセスに弱い等の不利益があった。
【００１２】
そこで、出願人は、基準周波数をディスクの回転速度に追従させた信号処理回路を提案した（特願平６−２９１４５９号）。
この回路は、図９に示すように、回転速度計測回路５３で、ＥＦＭ信号に基づいてスピンドルモータの回転速度を検出し、基準速度に対する速度エラーを０にする制御信号を発生し、この制御信号を、ローパスフィルタ５４で高い周波数成分をカットしてＶＣＯ５５にその制御電圧として供給する。そして、アナログＰＬＬ回路４０に基準周波数を与える手段としてＶＣＯ５５を用い、このＶＣＯ５５に対してスピンドルの回転速度の基準速度に対する速度エラーに応じた制御電圧を与える一方、このＶＣＯ５５によって与えられる発振周波数に基づいてアナログＰＬＬ回路４０で基準クロックＰＬＬＣＫ×Ｌを発生するとともに、この基準クロックに基づいてディジタルＰＬＬ回路５２で再生クロックＰＬＬＣＫを発生するように構成されている。
【００１３】
この回路では、ＶＣＯ５５およびアナログＰＬＬ回路４０内のＶＣＯ４４共にスピンドルの回転数に比例して発振周波数が変化することになる。すなわち、回転が遅くなれば基準周波数は低くなり、速くなれば高くなる。
このように、基準周波数が回転速度に追従することと、ディジタルＰＬＬ回路５２が基準周波数に対して±５％のキャプチャレンジを有することで、図１０に示すように、システム全体として非常に広いキャプチャレンジのＰＬＬ回路を実現でき、いかなる回転速度でも追従可能となった。
【００１４】
その結果、たとえば屋外でのディスクプレーヤの使用状態において、ディスクの回転方向または反回転方向にプレーヤ本体を回転させた場合とか、アクセス時に大きなトラックジャンプが発生した場合等、スピンドルの回転速度が目標値に対して大きくずれるような場合であっても、ＰＬＬのロックが殆ど外れることがないため、常にデータを読むことができるとともに、高速アクセルが可能となるという利点を有する。
【００１５】
【発明が解決しようとする課題】
ところが、図９のいわゆるワイドキャプチャシステムを採用した回路では、アクセス等でＰＬＬが一旦外れると、図１１に示すように、ＶＣＯ５５を制御するための回転速度計測回路５３の出力信号Ｓ５３はハイレベル（Ｈ）またはローレベル（Ｌ）の意味のない信号となる。
このため、後段のＬＰＦ５４の出力信号Ｓ５４の波形は、過渡期間を経てハイレベルまたはローレベルに固定となる。
この信号Ｓ５４はＶＣＯ５５の制御電圧であるが、この制御電圧がハイレベルまたはローレベルに固定となると、ＶＣＯ５５の発振周波数としては最小もしくは最大となる。
図９に回路では、この発振クロックが内部のマスタクロックとなるため、所望する発振周波数とかけ離れた位置からＰＬＬの引き込み動作に入ることになる。
一方、ここで使用されるＬＰＦ５４の時定数が大きいことも重なって、図１１に示すようにＶＣＯ５５の発振周波数が所望の値に達するのにｍｓオーダの長い時間が必要であった。
すなわち、ピックアップが目的のトラックへ着地してからＰＬＬの引き込みが終了しロックするまでに時間がかかっていた。
これを解決するため、マイコン等からトラバース中にパルスを注入して回転追従ＰＬＬ回路のＶＣＯの発振周波数を制御する構成がとられていたが、ＬＳＩの固体差や使用環境によるＶＣＯの特性変化が大きく、一概に制御することは困難であった。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回転性外乱や高速アクセスに強いことはもとより、アクセス時間の向上を図れるディスク再生装置の信号処理回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ディスクからの再生信号に同期した再生クロックを生成し、この再生クロックに基づいて前記再生信号に対する信号処理を行うディスク再生装置の信号処理回路であって、前記再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーに応じた第１の制御信号を発生する回転速度計測手段と、所定周波数の第１の基準クロックを発生する第１の発振手段と、前記第１または第２の制御信号に応じて発振周波数が変化する第２の発振手段と、前記第１の発振手段による第１の基準クロックと前記第２の発振手段の発振信号との位相差を検出し、検出結果に応じた前記第２の制御信号を発生する位相比較手段と、前記第２の発振手段の発振周波数に基づいて所定周波数の第２の基準クロックを発生する第１のＰＬＬ回路と、前記第２の基準クロックに基づいて前記再生クロックを発生し、この再生クロックに対する前記再生信号の周波数エラーおよび位相エラーを検出し、その周波数エラーおよび位相エラーに基づいて前記再生クロックの周波数および位相を制御する第２のＰＬＬ回路と、再生時には前記回転速度計測手段による第１の制御信号を前記第２の発振手段に入力させ、アクセス時には前記位相比較手段による第２の制御信号を前記第２の発振手段に入力させる制御信号切換手段とを有する。
【００１８】
また、本発明では、前記制御信号切換手段は、第３の制御信号に基づいて前記第２の発振手段と前記回転速度計測手段による第１の制御信号の出力ラインまたは前記位相比較手段との接続切り換えを行うスイッチ手段と、再生またはアクセスの動作モードに応じて前記第３の制御信号を出力する制御手段とを有する。
【００１９】
また、本発明では、前記第２の発振手段の発振出力を可変分周比にて分周して前記位相比較手段に入力させる分周手段を有し、前記制御手段は、少なくともアクセス時に前記分周手段の分周比を設定する。
前記制御手段は、アクセス情報に基づいてアクセス先における再生速度を予測し、予測速度に応じて前記分周手段の分周比を設定する。
【００２０】
また、本発明では、前記スイッチ手段は、アクセス時に前記位相比較手段の出力信号を反転させて前記第２の発振手段に入力させる反転回路を有する。
【００２１】
また、前記制御信号切換手段と前記第２の発振手段との間に所定の時定数に設定されたローパスフィルタを有する。
【００２２】
本発明の信号処理回路によれば、回転速度計測手段は、ディスクからの再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーを０にするような第１の制御信号を、第２の発振手段たとえばＶＣＯにその制御電圧として与える。これにより、第２の発振手段はディスクの回転数に比例して発振周波数が変化する。この第２の発振手段の発振周波数は第１のＰＬＬ回路の基準周波数となる。第１のＰＬＬ回路は、この基準周波数に基づいて基準クロックを発生し、第２のＰＬＬ回路はこの基準クロックに基づいて周波数および位相の制御を行いつつ再生クロックを発生する。
【００２３】
一方、アクセス時には、たとえば制御手段の制御に基づきスイッチ手段により第２の発振手段への制御信号が第１の制御信号から位相比較手段による第２の制御信号に切り換えられる。
すなわち、アクセス時には第１および第２の発振手段、位相比較手段、あるいはこれらに加えて可変分周手段やＬＰＦにより逓倍のＰＬＬ回路が構成される。これにより、第２の発振手段の発振周波数が、たとえば制御手段で、アクセス情報に基づいて予測されるアクセス先における再生速度に追従するようになる。
したがって、目標トラックへの到達（着地）後のＰＬＬの引き込み時間が短縮される。
【００２４】
【発明の実施の形態】
以下、たとえばＣＤプレーヤに適用された本発明の実施形態について図面を参照しつつ詳細に説明する。なお、本発明は、ＣＤプレーヤへの適用に限定されるものではなく、ＭＤプレーヤなどディスクプレーヤ全般に適用し得るものである。
【００２５】
図１は、本発明が適用されるＣＤプレーヤの制御系の一実施例を示すブロック構成図である。
図１のＣＤプレーヤは、ディスク（ＣＤ）１、スピンドルモータ２、光学式ピックアップ（以下、単にピックアップと称する）３、Ｉ（電流）／Ｖ（電圧）アンプ８、ＲＦイコライズ回路９、ＤＳＰ(Digital Signal Processor)回路１０、光学系サーボ信号処理回路２０、クリスタル発振子２１、ＬＰＦ（ローパスフィルタ）２２，２３、アンプ２４、ドライバ２５、およびコントローラ３０により構成されている。
【００２６】
図１において、ディスク（ＣＤ）１はスピンドルモータ２によって回転駆動され、その記録情報は光学式ピックアップ（以下、単にピックアップと称する）３によって読み取られる。
ピックアップ３は、レーザダイオード４、このレーザダイオード４から発せられるレーザ光ビームをディスク１の信号記録面上に情報読取用光スポットとして集束させる対物レンズ５、ディスク１からの反射光ビームの進行方向を変える偏光ビームスプリッタ６、この反射光ビームを受光するフォトディテクタ７等によって構成され、スレッド送りモータ（図示せず）を駆動源としてディスク半径方向において移動自在に設けられている。
【００２７】
ピックアップ３にはさらに、図示しないが、ディスク１の記録トラックに対して情報読取用光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、対物レンズ５のその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
このピックアップ３の出力信号は、Ｉ／Ｖアンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライズ回路９で波形整形された後、ＤＳＰ回路１０に供給される。
【００２８】
ＤＳＰ回路１０は、ＰＬＬアシンメトリ補正回路１０１、ＥＦＭ復調回路１０２、サブコード復調回路１０３、ＲＡＭ１０４、エラー訂正回路１０５、デ・インターリーブ回路１０６、回転速度計測回路１０７、発振器（ＯＳＣ）１０８、プリスケーラ１０９，１１０，１１１，１１２，１１３，１１４，１２０，１２１，１２２、位相比較器１１５（ＰＣ２），１２３（ＰＣ１）、ＶＣＯ１１６，１２４、スイッチ回路１１７，１１８，１１９、および第２のＰＬＬ回路としてのディジタルＰＬＬ回路１２５により構成されている。
また、位相比較器１２３（ＰＣ１）、ＶＣＯ１２４、ＬＰＦ２３、およびプリスケーラ１２０〜１２２により第１のＰＬＬ回路が構成される。
【００２９】
ＰＬＬアシンメトリ補正回路１０１は、アシンメトリ(asymmetry) の補正を行い、２値のＥＦＭ信号を得る。ここで、アシンメトリとは、ＲＦ信号のアイパターンの中心が振幅の中心からずれる状態を言う。ＰＬＬアシンメトリ補正回路１０１は、２値の信号エッジに基づいて再生クロックＰＬＬＣＫを生成するＰＬＬ回路を内蔵している。
【００３０】
ＥＦＭ復調回路１０２は、ＰＬＬアシンメトリ補正回路１０１で得られたＥＦＭ信号を復調する。ＥＦＭ復調後のデータはサブコード処理回路１０３に供給されるとともに、一旦ＲＡＭ１０４に格納される。
サブコード処理回路１０３は、フレーム同期信号のすぐ後ろに入っている時間情報としてのサブコードを復調し、コントローラ３０に供給する。
エラー訂正回路１０５は、エラー訂正・検出用のパリティに基づいて一旦ＲＡＭ１０４に格納されたＥＦＭ復調後のデータのエラー訂正を行う。
デ・インターリーブ回路１０６は、ＣＩＲＣ(Cross Interleave Reed-Solomon Code)のインターリーブを解き、Ｌ／Ｒｃｈのオーディオ信号として出力するとともに、回転速度計測回路１０７に供給する。
【００３１】
回転速度計測回路１０７は、ＥＦＭ信号に基づいてスピンドルモータ２（以下、単にスピンドルと称する）の回転速度を検出し、基準速度に対する速度エラーを０にする制御信号（第１の制御信号）Ｓ１０７を発生し、スイッチ回路１１７および１１９に出力する。
【００３２】
発振器１０８は、クリスタル発振子２１の高精度の発振出力（周波数１６．９３４４ＭＨｚ）に基づいたクロック信号（第１の基準クロック）Ｓ１０８を発生する。
プリスケーラ１０９は、発振器１０８によるクロック信号Ｓ１０８の周波数を１／２に分周する。
プリスケーラ１１０は、プリスケーラ１０９で１／２に分周された発振器１０８によるクロック信号Ｓ１０８の周波数をさらに１／３２に分周し、位相比較器１１５に供給する。
【００３３】
プリスケーラ１１１は、ＶＣＯ１１６の出力信号（第２の基準クロック）Ｓ１１６の周波数をコントローラ３０からの制御信号ＫＳＬ０，ＫＳＬ１の指示に従って設定される整数Ｋ（たとえば１，２，４，８）に基づいて１／Ｋに分周し、プリスケーラ１１２および１２０に供給する。
プリスケーラ１１２は、プリスケーラ１１１で１／Ｋに分周されたＶＣＯ１１６の出力信号Ｓ１１６の周波数をさらに１／２に分周する。
プリスケーラ１１３は、プリスケーラ１１２で１／２に分周された信号の周波数を、コントローラ３０からの制御信号ＶＰＣＴＬ０，ＶＰＣＴＬ１の指示に従って設定される整数Ｌ（たとえば１，２，３，４）に基づいて１／Ｌに分周する。
プリスケーラ１１４は、プリスケーラ１１３で１／Ｌに分周された信号の周波数を、コントローラ３０からの８ビットの制御信号ＶＰ０〜ＶＰ７で設定される整数ＶＰＣＴＬ０，ＶＰＣＴＬ１の指示に従って設定される整数Ｌ（たとえばｎ（１〜２５６）に基づいて１／ｎに分周し、位相比較器１１５に供給する。
【００３４】
位相比較器１１５は、発振器１０８の出力信号Ｓ１０８の周波数を１／６４に分周した信号をリファレンス側の入力（Ｒｅｆ）、ＶＣＯ１１６の発振周波数を１／Ｋ×１／２×１／Ｌ×１／ｎをバリアブル側の入力（Ｖａｒ）として、両入力信号の周波数信号の位相を比較することによりその位相差信号（第２の制御信号）Ｓ１１５をスイッチ回路１１７および１１９に出力する。
位相差信号Ｓ１１５は、リファレンス側に対してバリアブル側の周波数が低い場合にはハイレベル（Ｈ）で出力され、高い場合にはローレベル（Ｌ）で出力され、等しいときはハイインピーダンス（ＨｉＺ）で出力される。
【００３５】
ＶＣＯ１１６は、端子ＶＰＣＯとＶＣＴＬ間に接続された抵抗素子２２１およびキャパシタＣ２２１からなる外付けのＬＰＦ２２で高い周波数成分がカットされた、回転速度計測回路１０７の出力信号Ｓ１０７または位相比較器１１５の出力信号Ｓ１１５を制御電圧として受けて、制御電圧に応じた周波数で発振する。
このＶＣＯ１１６の発振周波数は、トラバース以外の通常動作時にはディスク１の回転速度に追従し、トラバース時には後述するコントローラ３０の制御に基づきピックアップ３の着地位置（目標トラック）の周波数、換言すれば目標トラックにおけるあらかじめ予測した再生速度に追従する。
【００３６】
スイッチ回路１１７は、２つの入力端子ａ，ｂと１つの出力端子ｃを有している。入力端子ａは回転速度計測回路１０７の信号Ｓ１０７の出力ラインに接続され、入力端子ｂは位相比較器１１５の信号Ｓ１１５の出力ラインに接続されており、コントローラ３０からの制御信号ＩＣＡＰがハイレベルの場合（トラバース以外の通常動作時）は出力端子ｃに入力端子ａを接続し、コントローラ３０からの制御信号ＩＣＡＰがローレベルの場合（トラバース時）は出力端子ｃに入力端子ｂを接続する。なお、出力端子ｃはスイッチ回路１１８に接続されている。
【００３７】
スイッチ回路１１８は、２つの入力端子ａ，ｂと１つの出力端子ｃを有している。入力端子ａは反転回路１１８Ａを介してスイッチ回路１１７の出力端子ｃに接続され、入力端子ｂはスイッチ回路１１７の出力端子ｃに直接接続されており、コントローラ３０からの制御信号ＩＮＶ．ＶＰＣＯがローレベルの場合（トラバース以外の通常動作時）は出力端子ｃに入力端子ｂを接続し、コントローラ３０からの制御信号ＩＮＶ．ＶＰＣＯがハイレベルの場合（トラバース時）は出力端子ｃに入力端子ａを接続する。なお、出力端子ｃは外部端子ＶＰＣＯに接続されている。
【００３８】
スイッチ回路１１９は、２つの入力端子ａ，ｂと１つの出力端子ｃを有している。入力端子ａは回転速度計測回路１０７の信号Ｓ１０７の出力ラインに接続され、入力端子ｂは位相比較器１１５の信号Ｓ１１５の出力ラインに接続されており、コントローラ３０からの制御信号ＳＰＤＣにより出力端子ｃとの接続状態が切り換えられるが、通常、制御信号ＳＰＤＣはローレベルで供給され、出力端子ｃに入力端子ｂを接続する。なお、出力端子ｃは外部端子ＭＤＰを介してアンプ２４の入力端子に接続されている。
【００３９】
プリスケーラ１２０は、プリスケーラ１１１で１／Ｋに分周されたＶＣＯ１１６の出力信号Ｓ１１６の周波数をさらに１／Ｍに分周する。
プリスケーラ１２１は、ＶＣＯ１２４の出力信号Ｓ１２４の周波数をコントローラ３０からの制御信号ＫＳＬ２，ＫＳＬ３の指示に従って設定される整数Ｋ（たとえば１，２，４，８）に基づいて１／Ｋに分周し、プリスケーラ１２２およびディジタルＰＬＬ回路１２５に供給する。
プリスケーラ１２２は、プリスケーラ１２１で１／Ｋに分周されたＶＣＯ１２４の出力信号Ｓ１２４の周波数をさらに１／Ｎに分周する。
【００４０】
位相比較器１２３は、ＶＣＯ１１６の出力信号Ｓ１１６の周波数を１／Ｋ×１／Ｍに分周した信号をリファレンス側の入力（Ｒｅｆ）、ＶＣＯ１２４の発振周波数を１／Ｋ×１／Ｎに分周した信号をバリアブル側の入力（Ｖａｒ）として、両入力信号の周波数信号の位相を比較することによりその位相差信号Ｓ１２３を外部端子ＰＣＯを介して外付けのＬＰＦ２３に出力する。
【００４１】
ＶＣＯ１２４は、ＬＰＦ２３で高い周波数成分がカットされた位相比較器１２３の出力信号Ｓ１２３を制御電圧として受けて、制御電圧に応じた周波数で発振する。
【００４２】
なお、ＬＰＦ２３は、外付けの抵抗素子Ｒ２３１〜Ｒ２３３およびキャパシタＣ２３１，Ｃ２３２、並びにＤＳＰ回路１０内部のオペアンプ１２６を備えたアクティブフィルタにより構成されている。
【００４３】
以上の構成において、トラバース以外の通常動作時には、コントローラ３０の制御の下、回転速度計測回路１０７の出力信号Ｓ１０７がスイッチ回路１１７，１１８を通り、ＬＰＦ２２で高い周波数成分がカットされて制御電圧としてＶＣＯ１１６に供給され、このＶＣＯ１１６の出力信号Ｓ１１６が、プリスケーラ１１１，１２０，１２１、位相比較器１２３、ＬＰＦ２３、およびＶＣＯ１２４で構成されるアナログＰＬＬ回路に供給され、プリスケーラ１２１の出力信号がディジタルＰＬＬ回路１２５に供給される。
すなわち、トラバース以外の通常動作時には、図９に示すワイドキャプチャシステムを採用した回路と等価な回路が構成される。
なお、ディジタルＰＬＬ回路１２５は、図９に示す回路５２と同様に構成されることから、ここではその詳細な説明は省略する。
【００４４】
これに対して、トラバース時には、コントローラ３０の制御の下、位相比較器１１５の出力信号Ｓ１１５がスイッチ回路１１７，１１８を通り、ＬＰＦ２２で高い周波数成分がカットされて制御電圧としてＶＣＯ１１６に供給される。
すなわち、トラバース時には、図２に示すように、発振器１０８、プリスケーラ１１１〜１１４、位相比較器１１５、スイッチ回路１１７，１１８、ＬＰＦ２２、およびＶＣＯ１１６で構成される完全に独立した逓倍のアナログＰＬＬ回路が構成される。
そして、この逓倍のアナログＰＬＬ回路によって、ＶＣＯ１１６の発振周波数が、コントローラ３０によりプリスケーラ１１３，１１４の分周値が制御されて、ピックアップ３の着地位置の周波数（目標トラックの再生速度）に追従するように制御される。
【００４５】
なお、トラバース時に構成される図２に示す逓倍のアナログＰＬＬ回路においては、位相比較器１１５から出力される位相差信号Ｓ１１５は、上述したようにリファレンス側に対してバリアブル側の周波数が低い場合にはハイレベル（Ｈ）で出力され、高い場合にはローレベル（Ｌ）で出力され、等しいときはハイインピーダンス（ＨｉＺ）で出力される。
このとき、ＶＣＯ１１６の発振周波数は、外部端子ＶＣＴＬの電位が高い程低くなり、電位が低い程高くなる。
このため、図２に示すように単なる逓倍のアナログＰＬＬ回路として使用する場合、極性を反転する必要があることから、制御信号ＩＮＶ．ＶＰＣＯがハイレベルに設定されるトラバース時には、スイッチ回路１１８で位相比較器１１５の出力信号Ｓ１１５のレベルを反転回路１１８Ａで反転させている。
【００４６】
実際には、位相比較器１１５の出力信号Ｓ１１５は、２本の信号ＶＣＯＨ，ＶＣＯＬとして出力されることから、単なるインバータで反転させる構成ではなく、スイッチ回路１１８は、たとえば図３に示すような回路構成が採られる。
【００４７】
具体的には、図３に示すように、３個のインバータＩＮＶ１〜ＩＮＶ３、４個の２入力アンドゲートＡＮＤ１〜ＡＮＤ４、２個の２入力オアゲートＯＲ１，ＯＲ２、ｐチャネルＭＯＳトランジスタＰＴ１、およびｎＭＯＳトランジスタＮＴ１により構成される。
【００４８】
アンドゲートＡＮＤ１の一方の入力端子が位相比較器１１５の信号ＶＣＯＨの出力ラインに接続され、他方の入力端子がインバータＩＮＶ１を介して制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ２の一方の入力端子がインバータＩＮＶ２を介して位相比較器１１５の信号ＶＣＯＬの出力ラインに接続され、他方の入力端子が制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ３の一方の入力端子が位相比較器１１５の信号ＶＣＯＬの出力ラインに接続され、他方の入力端子がインバータＩＮＶ１を介して制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ４の一方の入力端子がインバータＩＮＶ３を介して位相比較器１１５の信号ＶＣＯＨの出力ラインに接続され、他方の入力端子が制御信号ＩＮＶ．ＶＰＣＯの入力ラインに接続されている。
アンドゲートＡＮＤ１，ＡＮＤ２の出力端子がオアゲートＯＲ１の入力端子にそれぞれ接続され、アンドゲートＡＮＤ３，ＡＮＤ４の出力端子がオアゲートＯＲ２の入力端子にそれぞれ接続されている。
そして、電源電圧Ｖddの供給ラインと接地ラインとの間にｐチャネルＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１が直列に接続されており、オアゲートＯＲ１の出力端子がｐチャネルＭＯＳトランジスタＰＴ１のゲート電極に接続され、オアゲートＯＲ２の出力端子がｎチャネルＭＯＳトランジスタＮＴ１のゲート電極に接続され、ｐチャネルＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１のドレイン同士の接続点が外部端子ＶＰＣＯに接続されている。
【００４９】
図４は、位相比較器１１５の出力信号ＶＣＯＨ，ＶＣＯＬと図３の構成を有するスイッチ回路１１８を適用した場合の外部端子ＶＰＣＯからの出力状態との関係を示す図である。
図４に示すように、制御信号ＩＮＶ．ＶＰＣＯがハイレベル（Ｈ）であるトラバース時には、位相比較器１１５の出力信号ＶＣＯＨ，ＶＣＯＬが共に論理「０」の場合にはローレベル（Ｌ）、信号ＶＣＯＨが論理「０」、信号ＶＣＯＬが論理「１」の場合には出力禁止状態（実際はあり得ない）、信号ＶＣＯＨが論理「１」、信号ＶＣＯＬが論理「０」の場合にはハイインピーダンス（ＨｉＺ）状態、信号ＶＣＯＨ，ＶＣＯＬが共に論理「１」の場合にはハイレベル（Ｈ）となる。
【００５０】
なお、光学系サーボ信号処理回路２０は、ピックアップ３の動作に関連する各サーボ系、すなわち情報読取用光スポットをディスク１の記録トラックに追従させるためのトラッキングサーボ系、当該光スポットをディスク１の信号記録面上に常に集束させるためのフォーカスサーボ系およびピックアップ３のディスク半径方向における位置制御をなすためのスレッドサーボ系を制御するためのものである。
【００５１】
コントローラ３０は、システム全体の制御を行うとともに、サブコード処理回路１０３による時間情報としてのサブコードを受けて、アクセス動作であるトラバース以外の通常動作時には、信号ＩＣＡＰをハイレベルでスイッチ回路１１７に出力し、信号ＩＮＶ．ＶＰＣＯをローレベルでスイッチ回路１１８に出力し、また、プリスケーラ１１１、１２１の分周値の制御等を行う。
また、トラバース時には、信号ＩＣＡＰをローレベルでスイッチ回路１１７に出力し、信号ＩＮＶ．ＶＰＣＯをハイレベルでスイッチ回路１１８に出力するとともに、サブコード、アドレス情報ＡＤＲ等に基づいて、トラバース中にＶＣＯ１１６の発振周波数をピックアップ３の着地位置の周波数、すなわち目標トラックの再生速度にあらかじめ制御すべく、分周値を制御する制御信号ＶＰＣＴＬ０，ＣＰＣＴＬ１０を所定の値でプリスケーラ１１３に出力し、制御信号ＶＰ０〜ＶＰ７を所定の値でプリスケーラ１１４に出力する。
【００５２】
以下に、トラバース時のコントローラ３０におけるＶＣＯ１１６の発振周波数の予測方法について説明する。
近年、ＣＤ−ＲＯＭドライバでは、スピンドル２をＣＡＶ（Constant Angular Velocity ／角速度一定）で制御する方法が主流になりつつある。
ＣＬＶ（Constant Linear Velocity／線速度一定）でプリマスタードされたディスク１をＣＡＶで制御した場合、ディスク１の内周と外周とでＥＦＭの転送レートは変化する。
具体的には、最内周を１（絶対時間で０分のポイント）とすると最外周では役２．５倍（絶対時間で７４分のポイント）となる。
ＶＣＯ１１６の発振周波数は、ＥＦＭの転送レート（相対速度）に比例するので、アクセス先がディスク１のどの位置かで、ピックアップ３の着地後の再生速度の予測を行うことが可能であり、ＶＣＯ１１６の発振周波数に換算することもできる。
ここで、スピンドル２の相対速度をＲとすると、プリスケーラ１１４の分周値ｎ（ＶＰ０〜ＶＰ７）およびプリスケーラ１１３の分周値Ｌ（ＶＰＣＴＬ０，１）と相対速度Ｒとの間には、次の関係式が成り立つ（倍速モード設定時）。
【００５３】
【数２】
Ｒ＝〔（２５６−ｎ）／３２〕×２×（Ｌ＋１）
ｎ＝２５６−〔３２Ｒ／２（Ｌ＋１）〕 …（２）
【００５４】
次に、トラバース時（予測時）のコントローラ３０の動作例を図５のフローチャートを参照しつつ説明する。
今、ディスク１のあるポイントを１０倍速で再生していたとする。ここで、アクセス命令が入力されて、飛び先の絶対時間がＡ分だと仮定する。
この場合、まずコントローラ３０は絶対時間Ａ分のポイントが何倍速（Ｒ）になるかを計算する（Ｓ１）。なお、計算する構成とする代わりに、テーブルを持っていて一意に決定するように構成することも可能である。
Ｒが求めることができたならば、次に、プリスケーラ１１４の分周値ｎを計算し、計算値に応じて８ビットの制御信号ＶＰ０〜ＶＰ７を設定する（Ｓ２）。
そして、ＶＣＯ制御モード（トラバース制御モード）に切り換えて、制御信号ＩＣＡＰをローレベルでスイッチ回路１１７に出力するとともに、制御信号ＩＮＶ．ＶＰＣＯをハイレベルでスイッチ回路１１８に出力する（Ｓ３）。
これにより、図２に示すような、発振器１０８、プリスケーラ１１１〜１１４、位相比較器１１５、スイッチ回路１１７，１１８、ＬＰＦ２２、およびＶＣ１１６で構成される完全に独立した逓倍のアナログＰＬＬ回路が構成される。
【００５５】
また、ＶＣＯ制御モード（トラバース制御モード）に切り換えた上で、ＤＳＰ回路１０のプリスケーラ１１４に計算値に応じて設定された制御信号ＶＰ０〜ＶＰ７を出力する（Ｓ４）。
その後は、通常のトラックジャンプルーチンを使用して、Ａ分のポイントヘトラバースさせる（Ｓ５）。
そして、ＶＣＯ制御モード（トラバース制御モード）から通常動作モードに切り換えて、制御信号ＩＣＡＰをハイレベルでスイッチ回路１１７に出力するとともに、制御信号ＩＮＶ．ＶＰＣＯをローレベルでスイッチ回路１１８に出力する（Ｓ６）。
これにより、図２に示すような、独立した逓倍のアナログＰＬＬ回路の構成ではなく、回転速度計測回路１０７の出力信号Ｓ１０７がＬＰＦ２２を介してＶＣＯ１１６の制御電圧として供給され、ＶＣＯ１１６の発振周波数は、ディスク１の回転速度に追従するようになり、広いキャプチャレンジのＰＬＬ回路が実現され、通常の再生動作が行われる。
【００５６】
図６に、図１の回路のアクセス時の外部端子ＶＰＣＯ，ＶＣＴＬにおける位相比較器の出力信号の状態を示す。
図６からわかるように、本実施例に係る信号処理回路にあっては、目標トラックへの到達（着地）後のＰＬＬの引き込み時間が短縮される。
【００５７】
以上説明したように、本実施例によれば、通常再生時には、回転速度計測回路１０７で、ディスクからの再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーを０にするような第１の制御信号Ｓ１０７を、第２の発振手段としてのＶＣＯ１１６にその制御電圧として与え、その発振出力をＶＣＯ１２４を含む第１のＰＬＬ回路の基準周波数として、第２のＰＬＬ回路としてのディジタルＰＬＬ回路１２５で周波数および位相の制御を行いつつ再生クロックを発生し、一方、アクセス時には、たとえばコントローラ３０の制御に基づきスイッチ回路１１７，１１８によりＶＣＯ１１６への制御信号を位相比較器１１５の出力信号Ｓ１１５に切り換え、ＶＣＯ１１６、位相比較器１１５，ＬＰＦ２３等を含む逓倍のＰＬＬ回路を構成して、ＶＣＯ１１５の発振周波数が、コントローラ３０でアクセス情報に基づいて予測されるアクセス先における再生速度に追従するようにしたので、回転性外乱や高速アクセスに強いことはもとより、ＬＳＩの固体差、温度変化に影響されない制御を行うことができ、目標トラックへの到達（着地）後のＰＬＬの引き込み時間を短縮でき、アクセス時間の高速化を図ることができる。
また、たとえばＣＤ−ＤＡでは、ＥＳＰ等で音つなぎのためにアクセスし、ターゲットからバッファリングを行うが、その開始時間が速くなり、その結果、パフォーマンスの向上を図れる利点がある。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、回転性外乱や高速アクセスに強いことはもとより、アクセス時間を短縮実現でき、またＬＳＩの固体差、温度変化に影響されない制御を行うことができる。
また、たとえばＣＤ−ＤＡでは、ＥＳＰ等で音つなぎのためにアクセスし、ターゲットからバッファリングを行うが、その開始時間が速くなり、その結果、パフォーマンスの向上を図れる利点がある。
【図面の簡単な説明】
【図１】本発明が適用されるＣＤプレーヤの制御系の一実施例を示すブロック構成図である。
【図２】アクセス時に構成される逓倍のＰＬＬ回路を示す図である。
【図３】本発明に係る反転回路の一例を示す回路図である。
【図４】本発明が適用されるＣＤプレーヤの制御系の第２の実施形態を示す構成図である。
【図５】アクセス時のコントローラの制御動作を説明するためのフローチャートである。
【図６】図１の回路のアクセス時の外部端子ＶＰＣＯ，ＶＣＴＬにおける位相比較器の出力信号の状態を示す図である。
【図７】第１の従来例を示すブロック図である。
【図８】図７の回路のディジタルＰＬＬ回路の１，２，３，４倍速時のキャプチャレンジを説明するための図である。
【図９】第２の従来例を示すブロック図である。
【図１０】図９の回路のディジタルＰＬＬ回路のキャプチャレンジを説明するための図である。
【図１１】図９の回路のアクセス時の回転速度計測回路およびローパスフィルタの出力信号の状態を示す図である。
【符号の説明】
１…ディスク、２…スピンドルモータ、３…ピックアップ、１０…ＤＳＰ回路、１０１…ＰＬＬアシンメトリ補正回路、１０２…ＥＦＭ復調回路、１０３…サブコード処理回路、１０４…ＲＡＭ，１０５…エラー訂正回路、１０６…デ・インターリーブ回路、１０７…回転速度計測回路、１０８…発振器（ＯＳＣ）、１０９，１１０，１１１，１１２，１１３，１１４，１２０，１２１，１２２…プリスケーラ、１１５（ＰＣ２），１２３（ＰＣ１）…位相比較器、１１６，１２４…ＶＣＯ、１１７，１１８，１１９…スイッチ回路、１２５…ディジタルＰＬＬ回路、２０…光学系サーボ信号処理回路、２２，２３…ローパスフィルタ（ＬＰＦ）、３０…コントローラ。
Claims (6)
- ディスクからの再生信号に同期した再生クロックを生成し、この再生クロックに基づいて前記再生信号に対する信号処理を行うディスク再生装置の信号処理回路であって、
前記再生信号に基づいてスピンドルの回転速度を検出し、基準速度に対する速度エラーに応じた第１の制御信号を発生する回転速度計測手段と、
所定周波数の第１の基準クロックを発生する第１の発振手段と、
前記第１または第２の制御信号に応じて発振周波数が変化する第２の発振手段と、
前記第１の発振手段による第１の基準クロックと前記第２の発振手段の発振信号との位相差を検出し、検出結果に応じた前記第２の制御信号を発生する位相比較手段と、
前記第２の発振手段の発振周波数に基づいて所定周波数の第２の基準クロックを発生する第１のＰＬＬ回路と、
前記第２の基準クロックに基づいて前記再生クロックを発生し、この再生クロックに対する前記再生信号の周波数エラーおよび位相エラーを検出し、その周波数エラーおよび位相エラーに基づいて前記再生クロックの周波数および位相を制御する第２のＰＬＬ回路と、
再生時には前記回転速度計測手段による第１の制御信号を前記第２の発振手段に入力させ、アクセス時には前記位相比較手段による第２の制御信号を前記第２の発振手段に入力させる制御信号切換手段と
を有するディクス再生装置の信号処理回路。 - 前記制御信号切換手段は、第３の制御信号に基づいて前記第２の発振手段と前記回転速度計測手段による第１の制御信号の出力ラインまたは前記位相比較手段との接続切り換えを行うスイッチ手段と、
再生またはアクセスの動作モードに応じて前記第３の制御信号を出力する制御手段と
を有する請求項１記載のディスク再生装置の信号処理回路。 - 前記第２の発振手段の発振出力を可変分周比にて分周して前記位相比較手段に入力させる分周手段を有し、
前記制御手段は、少なくともアクセス時に前記分周手段の分周比を設定する
請求項２記載のディスク再生装置の信号処理回路。 - 前記制御手段は、アクセス情報に基づいてアクセス先における再生速度を予測し、予測速度に応じて前記分周手段の分周比を設定する
請求項３記載のディスク再生装置の信号処理回路。 - 前記スイッチ手段は、アクセス時に前記位相比較手段の出力信号を反転させて前記第２の発振手段に入力させる反転回路
を有する請求項２記載のディスク再生装置の信号処理回路。 - 前記制御信号切換手段と前記第２の発振手段との間に所定の時定数に設定されたローパスフィルタ
を有する請求項１記載のディスク再生装置の信号処理回路。
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