JPH0374558B2

JPH0374558B2 -

Info

Publication number: JPH0374558B2
Application number: JP58001034A
Authority: JP
Priority date: 1982-01-07
Filing date: 1983-01-07
Publication date: 1991-11-27
Also published as: DE3300218C2; DE3300218A1; GB2156119B; US4495497A; GB2113437B; GB2113437A; GB2156119A; FR2519494B1; JPS58165499A; GB8505680D0; FR2519494A1; GB8300387D0

Description

【発明の詳細な説明】本発明は信号源（signal source）と信号行先
（signal destination）との間の制御された相互接
続回路に関する。

ケーブリング（cabling）のコストは計測及び
応用の分野においてますます重大になつて来てい
ることが知られている。信号処理のコストは大規
模集積回路の導入によつて急激に低下している
が、ケーブリングの費用はそれほど変わつていな
い。

デジタル信号伝送の場合には標準化インタフエ
ース及びリンクシステムを使用することによつ
て、コストを低減する従来知られた幾つかのシス
テムがある。しかし、アナログ信号には同様のシ
ステムは全く存在しない。勿論、送信点にＡ−Ｄ
コンバータを用い行先点にＤ−Ａコンバータを用
いることによつて、デジタル伝送もアナログメツ
セージの伝送に使用できる。しかし、この方法は
別の要素を必要とし別の変換誤差を導入する。

アナログ信号に対しては、例えば極めて無駄の
多いポイント・ツー・ポイント接続等の接続方法
がやはり使用できる。特にアナログデータ収集の
分野においては、各アナログセンサと中央データ
収集ユニツトのマルチプレクサ入力との間に個別
の接続が使用されるので、ワイヤリングコストが
極めて高い。センサの数は数百である。

ひずみ計及び他のブリツジあるいは抵抗温度検
出器等のセンサのほとんどのものは励起を必要と
し、これが付加のワイヤリングコストを生じさせ
る。更に、高精度測定に対しては励起が調整され
る。そのため励起配線抵抗による誤差を避けるた
めに、ブリツジから励起ユニツトへの付加の検出
帰還配線が必要とされる。励起されたセンサが一
体に十分に近接して取付けられていない場合に
は、付加の配線を有する更に調整された励起ユニ
ツトが使用される。すなわち各センサグループに
対して１つの別個の励起ユニツトが使用される。

本発明は、源／行先スイツチングデバイス、制
御信号スイツチングデバイス、制御信号発生器、
及び源／行先／制御相互接続を含んでいる。源／
行先スイツチングデバイス及び制御信号スイツチ
ングデバイスはこの相互接続に接続されている。

この明細書では次の省略が使用されている。

●「ｓ／ｄ」スイツチングデバイス＝源
（source）／行先（destination）スイツチング
デバイス ●「ｃ」スイツチングデバイス＝制御（control）
信号スイツチングデバイス ●「ｓ／ｄ／ｃ」相互接続＝源（source）行先
（destination）／制御（control）相互接続「ｓ／ｄ」スイツチングデバイスはアナログあ
るいはデジタル形式の源及び行先を「ｓ／ｄ／
ｃ」相互接続に接続する。任意の数の「ｓ／ｄ」
スイツチングデバイスが使用できる。

「ｃ」スイツチングデバイスは制御信号発生器
を「ｓ／ｄ／ｃ」相互接続に接続する。任意の数
の「ｃ」スイツチングデバイスが使用できる。

制御信号発生器は制御信号を発生する。これら
の制御信号は「ｓ／ｄ」スイツチングデバイスを
選択しそして、附勢（スイツチオン）あるいは消
勢（スイツチオフ）する。制御信号発生器の数は
本発明では制限されない。１つ以上の制御信号発
生器がある場合には、１回に１つの発生器だけが
動作可能にされる。制御信号発生器はマイクロプ
ロセツサ、ハードワイヤデジタルあるいはアナロ
グ電子回路、あるいはこれらの組合せから成つて
いる。

「ｓ／ｄ／ｃ」相互接続「ｓ／ｄ」スイツチン
グデバイスによつて源及び行先を相互接続する。
この相互接続は「ｃ」スイツチングデバイスによ
つて制御信号発生器を「ｓ／ｄ」スイツチングデ
バイスのレシーバにも接続する。「ｓ／ｄ／ｃ」
相互接続の配線の数は本発明では制限されない。
最も簡単な場合には、相互接続はたつた１本の配
線であり１本の戻りを有している。この１本の配
線に全てのスイツチングデバイスが接続されてい
る。しかし、この「ｓ／ｄ／ｃ」相互接続は戻り
のないあるいは１本以上の戻りを有する数多い配
線から構成することもできる。この「ｓ／ｄ／
ｃ」相互接続の（戻りを含む）各配線は源−行先
用及び制御信号用の共通接続として、源−行先用
のみの接続として、あるいは制御信号用のみの接
続として機能できる。例えば、最も一般的な場合
には、配線のあるものは源−行先用のみの接続で
あり、他の配線は制御信号用にみの接続であり更
に別の配線は両方用の接続である。各形式の配線
の数は他のものに無関係であり、本発明によつて
は制限されない。

まず、「ｃ」スイツチングデバイスは制御信号
発生器「ｓ／ｄ／ｃ」相互接続に接続する。次に
制御信号発生器は制御メツセージを「ｓ／ｄ」ス
イツチングデバイスに送り、要求された「ｓ／
ｄ」スイツチングデバイスが附勢される。その
後、「ｃ」スイツチングデバイスは制御信号発生
器を「ｓ／ｄ／ｃ」相互接続から切離す。附勢さ
れた「ｓ／ｄ」スイツチングデバイス及び「ｓ／
ｄ／ｃ」相互接続を介して選択された源と行先と
の間のアナログ形リンクが附勢される。次のサイ
クルにおいて、制御信号発生器は他の「ｓ／ｄ」
スイツチングデバイスを附勢し新しいアナログ形
リンクを形成する。

以下に図面を参照して本発明について詳細に説
明する。

第１図は２つの連動されたスイツチ１２及び１
３を有する「ｃ」スイツチングデバイス１１の実
施例を示す回路図である。しかし、スイツチの数
は本発明では制限されない。スイツチは固体スイ
ツチあるいはリレーである。ドライバ１４によつ
て制御されるスイツチは制御信号発生器を「ｓ／
ｄ／ｃ」相互接続に接続する。

第２図は例として２つのスイツチ１２及び１３
を有する「ｓ／ｄ」スイツチングデバイス１５の
回路図である。この場合にもスイツチの数は本発
明では制限されない。スイツチは固体スイツチあ
るいはリレーである。スイツチ１２及び１３は源
あるいは行先を「ｓ／ｄ／ｃ」相互接続に接続す
る。第２図はスイツチに直列に抵抗１６及び１７
も示している。これらの抵抗は個別抵抗である
が、内部抵抗が十分に大きければ（固体スイツチ
の場合には）スイツチの固有の内部抵抗でもよ
い。これらの抵抗の機能は第４図に示された完全
な回路に基づいて後に説明される。

第２図に示されたように、ドライバはレシーバ
２１の出力によつて制御される。この出力は、
「ｓ／ｄ」スイツチングデバイス１５がオンにあ
ることを示す「デバイス附勢」（DA）出力とし
ても機能する。デバイスがオンにあることを示す
必要がない場合には、「デバイス附勢」出力は省
くことができる。レシーバへの入力信号は制御信
号発生器により送信される制御信号である。レシ
ーバ２１の入力配線は高入力抵抗かつ低入力電流
バツフア２２及び２３を備えている。レシーバが
「ｓ／ｄ／ｃ」相互接続の配線に接続されている
場合にはこれらのバツフアが必要とされるだけで
ある。これらは源−行先接続用と制御信号用との
両方に機能する。バツフア２２及び２３の助けに
より、レシーバ２１は配線をロードしない。第２
図に示された入力配線の数とこれに対応するバツ
フアは２つであるが、この数は本発明では制限さ
れない。

第２図に示されたように、入力直列デジタル信
号は、制御信号を検出しこれをデコードする検出
及びデコードユニツト２４に行く。デコードされ
たビツトはレジスタ２５に直列にシフトされる。
レジスタ２５の内容は配線デバイスアドレス及び
配線デバイスリセツトに比較される。比較は２つ
のデジタル並列入力コンパレータであるアドレス
コンパレータ２６とリセツトコンパレータ２７と
により行なわれる。最後のビツトを受信した後、
制御信号を受信した検出ライン３１は「高」にな
り、２つのアンドゲート３２及び３３を使用可能
にする。コンパレータ２６及び２７の出力に応じ
て、フリツプフロツプ３４はセツトあるいはリセ
ツトになり、またメツセージが他のデバイスに向
けられた場合には変化しない。

第２図に示されたレシーバは直列デジタル制御
信号をとる。このレシーバは制御信号を識別する
ことができ、これを源信号から分離する。この識
別はデジタル信号伝送に使用される周知の方法に
よつて伝送検出及びデコードユニツト２４により
行なわれる。源信号が一般に使用されている＋
5Vないし−5Vの範囲に制限されておりかつ制御
信号が＋10V／0Vの高／低レベルを有している
場合には極めて簡単な分離法が使用できる。この
レベル分離は、レシーバが制御信号用としてだけ
機能する「ｓ／ｄ／ｃ」相互接続の配線に接続さ
れている場合には必要ではない（一般に、制御信
号の識別がもつと簡単である）。すなわち、源−
行先信号用の配線と制御信号用の配線とが分離さ
れている。

レシーバの実現の方法も図示のもの以外にある
ことを言及することは重要である。例えば、レシ
ーバは並列デジタル制御信号によつて動作でき、
また「ｓ／ｄ／ｃ」相互接続がアナログ信号にも
適するリンクであるのでレシーバはアナログ制御
信号によつても動作できる。一般に、レシーバ２
１は制御信号発生器により送られる制御信号を識
別しこれを翻訳するデバイスである。メツセージ
に応じて、レシーバ２１はドライバ１４を附勢あ
るいは消勢しスイツチ１２及び１３を閉成あるい
は開放する。

第３図は別の源／行先スイツチングデバイス３
５を示している。ここではリセツトメツセージは
全てのデバイスに対して同じであり、このメツセ
ージが簡単な全体リセツトデコーダ３６により識
別される。

第４図は本発明の可能な実施例である。第４図
に示されているように、「ｓ／ｄ／ｃ」相互接続
は２本の配線３７及び４１から成つている。これ
らの配線は源−行先接続用及び制御信号用の両方
に使用される。制御信号発生器４２及び４３の出
力を接続する２つの「ｃ」スイツチングデバイス
１１と、源S₁……S_N、行先デバイスD₁……D_M及
び２つの制御信号発生器４２及び４３の入力を接
続するＮ＋Ｍ＋２個の「ｓ／ｄ」スイツチングデ
バイス３５とが「ｓ／ｄ／ｃ」相互接続に接続さ
れている。全ての「ｓ／ｄ」スイツチングデバイ
スが第３図に示されている。

好適にはアラームモニタあるいは信号レコーダ
である行先D_M+1は常にオンに切り換えられ、そ
のため対応する「ｓ／ｄ」スイツチングデバイス
３５は必要ではない。

源及び行先は異なつたアナログ及び／あるいは
デジタルデバイスである。「ｓ／ｄ」スイツチン
グデバイス３５のスイツチに直列に接続された抵
抗１６及び１７のために、行先は電圧降下により
生じる誤差を避けるために十分に大きい入力抵抗
を有している。これは通常は行先内の入力バツフ
アの使用によつて保証されている。これらは電子
的に多重化されたシステムに一般的に使用されて
いる形式のものである。

制御信号発生器４２及び４３はマイクロプロセ
ツサあるいは配線回路等の制御信号を送ることが
できるデバイスである。

第４図に示された回路構造の動作モードはイベ
ントシーケンス用の可能な例である第５図に示さ
れたタイミング図に基づいて説明される。第５図
のパルスは制御信号発生器の１つによつて送られ
るメツセージを表わしている。まず、制御信号発
生器４２が動作しているものとする。メツセージ
を送る前に発生器４２はこの発生器４２用の
「ｃ」スイツチングデバイス１１のドライバを附
勢する、すなわちこのスイツチが閉成し発生器４
２が「ｓ／ｄ／ｃ」相互接続３７及び４１に直接
に接続される。最初のサイクルにおいて、発生器
４２は全体リセツトを送る。このリセツトは全て
の「ｓ／ｄ」スイツチングデバイス３５を消勢し
すなわち全てのスイツチが開になる。第２のメツ
セージが源S₁用の「ｓ／ｄ」デバイス３５をアド
レス指定し、すなわち源S₁が「ｓ／ｄ／ｃ」相互
接続３７及び４１に接続される。第３及び第４の
メツセージは行先D₂及びD₈をアドレス指定する、
すなわち行先D₂及びD₈も「ｓ／ｄ／ｃ」相互接
続３７及び４１に接続される。このサイクルの最
終の第４のメツセージの後に、制御信号発生器４
２はこの発生器４２用の「ｃ」スイツチングデバ
イス１１のドライバを消勢し、これによりこのス
イツチが開放され、発生器４２が「ｓ／ｄ／ｃ」
相互接続３７及び４１から切り離される。ここ
で、源S₁及び行先D₂，D₈及びD_M+1が一緒に接続
される。

第４図は「ｓ／ｄ」スイツチングデバイス３５
がこのスイツチと直列に抵抗１６及び１７を有し
ていることを示している。これらの抵抗は、制御
信号発生器の短絡を避けかつ、源が「ｓ／ｄ／
ｃ」相互接続３７及び４１に切り替えられる時を
制御信号が支配することを保証する。例えば、
S₁，D₂及びD₈がアドレス指定された前述のサイ
クルにおいて、制御信号発生器４２が行先D₂に
アドレスを送つている時には源S₁用の「ｓ／ｄ」
スイツチングデバイス３５のスイツチが既にオン
になつている。すなわち、制御信号発生器４２か
らの制御信号も源S₁に行く。抵抗１６及び１７が
ないと源が度々極めて小さい抵抗を有するので、
短絡が発生器４２に発生する。行先D₈がアドレ
ス指定された時にも同様の状況が生じる。この時
に、源S₁及び行先D₂は既にオンに切り替えられ
ている。先のサイクルにおいて選択された源の１
つと１つ以上の行先が最初の瞬間にまだオンにあ
る時に各全体リセツトにより同様の状況が生じ
る。源がその小さい抵抗のために制御信号に対し
短絡を発生できることは明らかである。行先が高
い入力抵抗を有していれば全く問題が生じない。
しかし、簡単なリレーあるいは簡単なデジタルデ
バイス等のいくつかの形式の行先があり、またか
なり低い入力抵抗を有する電流信号用行先もあ
る。そのため、スイツチに直列の抵抗１６及び１
７も行先に使用された「ｓ／ｄ」スイツチングデ
バイス３５に使用できる。

抵抗１６及び１７を使用する別の理由は、偶発
的に制御信号によつて発生される損傷から源及び
行先を保護することである。

十分に大きい抵抗を有し損傷の危険のない源及
び行先に対しては、スイツチに直列の抵抗１６及
び１７が除去された「ｓ／ｄ」スイツチングデバ
イス３５の代替物が使用できることは明らかであ
る。

第４図に点線で示されているように、「ｓ／ｄ」
スイツチングデバイスのデバイス附勢出力
（DA）も対応する源及び行先に接続できる。こ
れらのデジタル出力はドライバ入力と同じであ
り、そのデバイスがオンにあることを示してい
る。この信号DAは例えば源を始動するために使
用され、あるいはＡ−Ｄ変換器を備えた行先への
ストローブ信号として使用される。

最初のサイクルで動作されたS₁，D₂，D₈及び
D_M+1間の接続（第５図）は次の全体リセツトま
で存在する。第５図で示しているように、第２の
サイクルは全体リセツトメツセージによつて再び
開始され、源S₂及び行先D₁が制御信号発生器４
２によつてアドレス指定される。これによつて、
このサイクル中にS₂，D₁及びD_M+1が「ｓ／ｄ／
ｃ」相互接続３７及び４１を介して一緒に接続さ
れる。

第５図に示された次のサイクルで、制御信号発
生器４２が制御機能を制御信号発生器４３に転送
する。このサイクルが全体リセツトによつて再び
開始され、C₂への「ｓ／ｄ」スイツチングデバ
イス３５がアドレス指定され、C₂の入力が
「ｓ／ｄ／ｃ」相互接続３７及び４１に接続され
ている。（この場合には、C₂の入力は実際には行
先である。）ここで、制御機能をC₂に転送するい
くつかの可能性がある。C₂用の「ｓ／ｄ」スイ
ツチングデバイス３５のデバイス附勢（DA）出
力は直接にC₂に向けて入力される。一方、制御
信号発生器４２は「ｓ／ｄ／ｃ」相互接続３７及
び４１と制御信号発生器４３用の附勢された
「ｓ／ｄ」スイツチングデバイス３５の閉成した
スイツチとを介してもつと複雑なメツセージを送
ることができる。図示しない別の可能性は発生器
４２もこのサイクル中に源をアドレス指定するこ
とである。この場合に、このサイクル中に発生器
４２により送られた制御信号は全体リセツト
（GENERAL RESET）、アドレス（ADDRESS）
C₂、アドレス（ADDRESS）S_Kである。ここで、
アドレスS_Kは、制御機能転送の複雑なメツセー
ジを発生し、これを「ｓ／ｄ／ｃ」相互接続３７
及び４１を介して発生器４３の入力に送る源であ
る。制御機能が転送された後に、制御信号発生器
４３は発生器４２が先に行なつたと同じ方法で制
御する。第５図に示すように、第４のサイクルで
S₃とD_M+1が、第５のサイクルでS₄，D₁，D₅，D₆
及びD_M+1が一緒に接続される。

第６図はスイツチ１２及び１３に直列に抵抗を
持たない別の「ｓ／ｄ」スイツチングデバイス４
４を示している。この構造は抵抗１６及び１７に
よつて生じる電圧降下が除去されるという明白な
利点を有している。そのため、行先に大きい入力
抵抗を必要とするという要求が強くはなく、更に
誘導雑音は「ｓ／ｄ／ｃ」相互接続上に少ない雑
音信号しか発生しない。この回路は第３図に示さ
れた回路と同様に動作するが、いくつかの付加の
要素を有している。全体リセツトメツセージは全
体リセツトデコーダ３６を附勢し、レシーバをス
タート状態にセツトする。すなわちフリツプ−フ
ロツプ４５及び４６の出力Q_A及びQ_Eは低になる。
「ｓ／ｄ」スイツチングデバイス４４がアドレス
指定された時に、フリツプ−フロツプ４５がセツ
トされQ_Aが「高」になるがQ_Eは「低」のまゝで
ある。全ての意図された「ｓ／ｄ」スイツチング
デバイスがアドレス指定された後にだけ、制御信
号発生器は全体使用可能デコーダ５１に全体使用
可能メツセージを送り、このデコーダ５１が全部
の「ｓ／ｄ」スイツチングデバイス４４のフリツ
プ−フロツプ４６をセツトする。ここで、先にア
ドレス指定された全ての「ｓ／ｄ」スイツチング
デバイス４４内で、Q_A＝「高」及びQ_E＝「低」の
状態になりパルス幅発生器４７をトリガする。こ
の瞬間に、アドレス指定された「ｓ／ｄ」スイツ
チングデバイス４４のスイツチ１２及び１３が閉
じ、対応する源と行先を「ｓ／ｄ／ｃ」相互接続
３７及び４１に接続する。スイツチ１２及び１３
はパルス幅発生器４７によつて決定される接続時
間の間オン（閉成）にある。通常は、「ｓ／ｄ」
スイツチングデバイス４４の個々のパルス幅発生
器４７によつて決定されるスイツチ閉成接続時間
は同じである。このスイツチ閉成持続時間が次の
全体リセツトまでの時間より短かい場合には、制
御信号を送信している間は源及び行先のどれもが
「ｓ／ｄ／ｃ」相互接続３７及び４１に接続され、
従つて短絡あるいは損傷問題は全く存在しない。

第７図は第６図の「ｓ／ｄ」スイツチングデバ
イス４４を使用することによるタイミング図を示
している。必要ならば、第６図に示された回路は
全体使用可能に代えて個々の使用可能を有するよ
うに容易に変更できる。しかし、前述の場合そし
て大抵の場合にはこれはいかなる利点を生じな
い。変更は全体使用可能デコーダ５１の代わりに
アドレス指定されたデジタルコンパレータだけを
必要とする。すなわち、同様のことが第２図に示
された個別のリセツトにも使用できる。このデジ
タルコンパレータの入力はレジスタの出力及び配
線デバイス使用可能コードから成つている。

第８図は内部リセツトを備えた第６図の多少変
更された別の実施例を示している。この場合に
は、全体リセツトメツセージを送る必要はない。
この回路においては、全体使用可能メツセージに
より全ての「ｓ／ｄ」スイツチングデバイス内で
セツトされるフリツプ−フロツプ４６は、パルス
幅発生器５４をスタートさせる。パルス幅発生器
５４がその定常状態に戻る時に、これをモノパル
ス発生器５５をトリガーする。モノパルス発生器
５５は内部リセツトパルス信号を発生する。

第９図は本発明を使用する多重化データ収集シ
ステムを示している。このシステムは本発明の最
も重要な応用の１つである。

図示の構造においては、「ｓ／ｄ／ｃ」相互接
続は平衝化相互接続つまり２配線３７及び４１で
ある。この相互接続にはS₁……S_Nを接続するＮ
個の「ｓ／ｄ」スイツチングデバイス３５、制御
信号発生器４２を接続する１個の「ｃ」スイツチ
ングデバイス１１及び１つの行先５６が接続され
ている。行先５６はＡ−Ｄ変換器５７を有する信
号プロセツサである。このＡ−Ｄ変換器５７は選
択された源信号をデジタル形式に変換する。

制御信号発生器４２は所望のシーケンスで所望
のアナログ信号源をライン３７及び４１に接続す
る所望の源／行先スイツチングデバイス３５をア
ドレス指定する。入力バツフア増幅器６１はアナ
ログ信号をサンプル及びホールド回路６２に通
す。制御信号発生器４２が信号源をアドレス指定
された時に、ストローブパルスが遅延回路６３に
印加される。この遅延は安定化されたサンプル及
びホールド回路の入力端にある源信号を使用可能
にするのに十分である。ストローブパルスはアナ
ログ−デジタル変換器５７を附勢し、変換器５７
がサンプル及びホールド回路６２からのデータを
デジタル化する。

前述の任意の形式の源／行先スイツチングデバ
イスが使用できる。しかし、データ収集システム
内には１度に選択された１つのセンサだけがある
ので、より簡単な代替物が使用できる。前述の
「ｓ／ｄ」スイツチングデバイス３５においては、
配線デバイスアドレスに対応するアドレスメツセ
ージがフリツプ−フロツプ３４をセツトしこれに
よつてスイツチを閉成する。他のアドレスメツセ
ージはフリツプ−フロツプ３４をリセツトする。
すなわちスイツチを開放する。この場合には、リ
セツトつまり使用可能メツセージ、リセツトコン
パレータ２７、あるいは全体リセツトデコーダ３
６は必要がない。

「ｓ／ｄ」スイツチングデバイス３５はまたフ
リツプ−フロツプ３４とドライバ１４との間に接
続されたパルス幅発生器４７も有することができ
る。スイツチ１２及び１３はパルス幅発生器４７
により決定された持続時間の間だけ閉成され、従
つて抵抗１６及び１７は第６図に示されているよ
うに省略できる。

第１０図はセンサのあるものが励起を必要とす
る本発明の多重配線データ収集システムを示して
いる。これは工業測定においては極めてしばしば
おきる要求であり、第１０図はこの場合の本発明
の利点を示している。第１０図は多くの配線を有
する「ｓ／ｄ／ｃ」相互接続及び多くのスイツチ
を有する「ｓ／ｄ」スイツチングデバイスも示し
ている。

「ｓ／ｄ」スイツチングデバイス１５は第２図
に開示された形式のものである。トランスジユー
サ信号はS₁₀，S₂₀，S₃₀，S₄₀，S₅₀及びS₆₀として
示されている。信号S₁₀を発生するトランスジユ
ーサ７１は励起入力を全く必要としない。ポテン
シヨメーター７２は行先D₂₁として示されている
励起は必要であり、ポテンシヨメーター７２の検
出信号出力は源S₂₁として示されている。トラン
スジユーサ７２は全く重大な遷移時間を有してい
ないものとする。他のセンサ７３〜７６はブリツ
ジ構成されている。このブリツジの励起入力は行
先D₃₁，D₄₁，D₅₁及びD₆₁として示されており、
このブリツジの検出信号出力は源S₃₁，S₄₁，S₅₁
及びS₆₁として示されている。ブリツジは励起が
スイツチオンされた時には無視できる過渡を有し
ていないものとする。過渡問題を避けるために、
２つの励起ユニツトがあり、１方はまさに測定さ
れているトランスジユーサを励起し他方は次のサ
イクルで測定されるべきトランスジユーサを励起
する。第１１図は測定シーケンスのタイミングを
示している。これは全ての「ｓ／ｄ」スイツチン
グデバイス１５をリセツトすることによつて始ま
る。第１のサイクルでは、トランスジユーサ７１
（S₁₀）が測定され、励起は要求されない。第２の
サイクルでは、トランスジユーサ７２が励起さ
れ、励起は励起ユニツト６４により検出され、ト
ランスジユーサ７２が測定される。第２のサイク
ルでは、励起ユニツト６５がトランスジユーサ７
３に切替えられこれを励起しかつその励起を検出
する。第２のサイクルの間にトランスジユーサ７
３の励起過渡が終端する。第３のサイクルでは、
トランスジユーサ７３が測定される。励起ユニツ
ト６５によるこのトランスジユーサの励起は先の
サイクルで切り替えられ、今は定常状態にある。
勿論、トランスジユーサ７３の励起は第３のサイ
クルの間中スイツチオンのまゝにある。第３のサ
イクルでは更に、励起ユニツト６４がトランスジ
ユーサ７４に切り替えられこれを励起しかつその
励起を検出する。そのため、トランスジユーサ７
４が第４のサイクルにおいて測定された時に、過
渡が終わる。次のサイクルにおいて、やはり励起
を必要とする他のトランスジユーサが同様に測定
される。

前述の例が示しているように、全てのトランス
ジユーサに対してたつた２つの励起ユニツトが必
要とされるだけである。図示のトランスジユーサ
の数は６つだけであるが数多くでき、やはり２つ
の励起ユニツトだけが必要である。更に、励起過
渡が全てのトランスジユーサで無視できる（これ
はしばしばある）場合には、１つの励起ユニツト
だけが必要とされる。これは他のトランスジユー
サの後別のものに切り替えられる。

第１２図は本発明の可能な別の実施例を示して
いる。「ｓ／ｄ／ｃ」相互接続の異なつた配線は
源を行先に接続しかつ制御信号を接続する。図示
の例では、各配線グループは２本の配線を有して
いるが、これらはやはり異なつた数の配線を有す
ることができる。

図示の実施例は前述のような応用の同じ可能性
がある。しかし、「ｃ」スイツチングデバイス及
び「ｓ／ｄ」スイツチングデバイスはもつと簡単
に出来る。一方、「ｓ／ｄ／ｃ」相互接続はもつ
と数多くの配線を有することが出来る。

第１２図に示されているように、源−行先信号
及び制御信号は分離される。その結果、スイツチ
を使用することによつて制御信号発生器を「ｓ／
ｄ／ｃ」相互接続から切り離すことがもはや必要
でない。「ｃ」スイツチングデバイスは図示のよ
うに簡単なバツフアあるいはラインドライバだけ
から成つている。「ｓ／ｄ」スイツチングデバイ
スも更に簡単である。もはやレシーバの入力端に
は高入力抵抗／低入力電流バツフア２２及び２３
は必要とせず、先にスイツチに直列に接続された
抵抗１６及び１７も必要としない。また、「ｓ／
ｄ」スイツチングデバイスは前述の任意の種類の
ものでよい。

【図面の簡単な説明】

第１図は制御スイツチングデバイスの回路図、
第２図は源／行先スイツチングデバイスの回路
図、第３図は源／行先スイツチングデバイスの別
の実施例を示す図、第４図は本発明の２線相互接
続の実施例を示す図、第５図は第４図の実施例の
動作を示すタイミング図、第６図は源／行先スイ
ツチングデバイスの別の実施例を示す図、第７図
は第６図の実施例の動作を示すタイミング図、第
８図は源／行先スイツチングデバイスの内部リセ
ツトの実施例を示す図、第９図は本発明の多重化
実施例を示す回路図、第１０図はあるものに励起
が備えられた本発明を示す回路図、第１１図は第
１０図の動作を示すタイミング図、第１２図は簡
単化制御スイツチングデバイス及び簡単化源／行
先スイツチングデバイスを使用した本発明の４線
相互接続の実施例を示す図である。１１：制御信号スイツチングデバイス、１２，
１３：スイツチ、１４：ドライバ、１５，３５：
源／行先スイツチングデバイス、２１：レシー
バ、３７，４１：相互接続。

Claims

【特許請求の範囲】１複数の行先デバイスに信号源を選択的に接続
するリモートデータシステムにおいて、ａ伝送線、ｂ前記信号源及び複数の行先デバイスの各々に
接続された複数の信号源／行先スイツチングデ
バイスであつて、該スイツチングデバイスの
各々が、 (1) 前記伝送線に接続され、前記信号源からの
信号を対応する行先デバイスに接続するため
のスイツチ手段、 (2) 前記伝送線に接続されたパルス応答レシー
バ手段、及び (3) 前記レシーバ手段とスイツチ手段との間に
接続され、該スイツチ手段を駆動するドライ
バ手段を含み、前記レシーバ手段は、受信された制御信号を検出及びデコードす
る伝送検出／デコード手段、前記伝送検出／デコード手段のデコード出
力を記憶するレジスタ手段、アドレスコンパレータ、全体使用可能デコ
ーダ及び全体リセツトデコーダを有し、前記
レジスタ手段の出力を比較識別するコンパレ
ータ手段、前記アドレスコンパレータがアドレス一致出力
を発生した場合にセツトされ、かつ前記リセツ
トデコーダがリセツト識別出力を発生した場合
にリセツトされる第１のフリツプフロツプ手
段、及び前記全体使用可能デコーダが全体使用可能識
別出力を発生した場合にセツトされ、かつリセ
ツトデコーダがリセツト識別出力を発生した場
合にリセツトされる第２のフリツプフロツプ手
段を含み、第１及び第２のフリツプフロツプ手段の出力
が共にセツト状態の場合に前記ドライバ手段を
活性化するよう構成された信号源／行先スイツ
チングデバイス、ｃ制御パルス、前記スイツチングデバイスの総
てをリセツトするための全体リセツト信号、前
記信号源を前記行先デバイスに選択的に接続す
るためのアドレス信号、及び前記スイツチング
デバイスの総てを使用可能にするための全体使
用可能信号を送信する制御信号発生器、及びｄ前記制御信号発生器からの制御パルスによつ
て活性化されて該制御信号発生器を前記伝送線
に接続し、前記全体リセツト信号、アドレス信
号、全体使用可能信号を伝送する制御信号スイ
ツチングデバイスを具備する事を特徴とするリモートデータシステ
ム。２特許請求の範囲第１項記載のリモートデータ
システムにおいて、前記コンパレータ手段と第１
及び第２のフリツプフロツプ手段との間には第１
のゲート手段が接続され、また該第１及び第２の
フリツプフロツプ手段と前記ドライバ手段の間に
は第２のゲート手段が接続されており、該第１のゲート手段は、前記アドレスコンパレータの出力及び伝送検
出／デコード手段のデコード終了出力が入力され
る第１のアンドゲート、前記全体使用可能デコーダの出力及び伝送検
出／デコード手段のデコード終了出力が入力され
る第２のアンドゲート、前記リセツトデコーダの出力及び伝送検出／デ
コード手段のデコード終了出力が入力される第３
のアンドゲート、前記リセツトデコーダの出力及び伝送検出／デ
コーダのデコード終了出力が入力される第４のア
ンドゲートを含み、前記第１のフリツプフロツプ手段が前記第１及
び第３のアンドゲートの出力に応答してセツト及
びリセツトされ、前記第２のフリツプフロツプ手
段が前記第２及び第４のアンドゲートの出力に応
答してセツト及びリセツトされるよう接続されて
いるリモートデータシステム。３特許請求の範囲第２項記載のリモートデータ
システムにおいて、前記第２のゲート手段とドラ
イバ手段との間にパルス幅発生器が接続されてい
るリモートデータシステム。４複数の行先デバイスに信号源を選択的に接続
するリモートデータシステムにおいて、ａ伝送線、ｂ前記信号源及び複数の行先デバイスの各々に
対応して接続された複数の信号源／行先スイツ
チングデバイスであつて、該スイツチングデバ
イスの各々が、 (1) 前記伝送線に接続され、前記信号源からの
信号を対応する行先デバイスに接続するため
のスイツチ手段、 (2) 前記伝送線に接続されたパルス応答レシー
バ手段、及び (3) 前記レシーバ手段とスイツチ手段との間に
接続され、該スイツチ手段を駆動するドライ
バ手段を含み、前記レシーバ手段は、受信された制御信号を検出及びデコードする
伝送検出／デコード手段、前記伝送検出／デコード手段のデコード出力
を記憶するレジスタ手段、アドレスコンパレータ、及び全体使用可能デ
コーダを有し、前記レジスタ手段の出力を比較
識別するコンパレータ手段、前記アドレスコンパレータがアドレス一致出
力を発生した場合にセツトされる第１のフリツ
プフロツプ手段、前記全体使用可能デコーダが全体使用可能識
別出力を発生した場合にセツトされる第２のフ
リツプフロツプ手段、前記第２のフリツプフロツプ手段のセツト出
力に応答して所定時間幅のパルスを出力するパ
ルス幅発生器、及び前記パルス幅発生器の出力に応答して前記所
定時間の経過後に前記レジスタ手段と第１及び
第２のフリツプフロツプ手段とにリセツトパル
スを供給するモノパルス発生器を含み、前記第
１及び第２のフリツプフロツプ手段の出力が共
にセツト状態の場合に前記ドライバ手段を活性
化するよう接続された信号源／行先スイツチン
グデバイス、ｃ制御パルス、前記行先デバイスを信号源に選
択的に接続するためのアドレス信号、及び前記
スイツチングデバイスの総てを使用可能にする
ための全体使用可能信号を送信する制御信号発
生器、及びｄ前記制御信号発生器からの制御パルスによつ
て活性化されて該制御信号発生器を前記伝送線
に接続し、前記アドレス信号、全体使用可能信
号を伝送する制御信号スイツチングデバイスを具備する事を特徴とするリモートデータシステ
ム。５特許請求の範囲第４項のリモートデータシス
テムにおいて、前記コンパレータ手段と第１及び
第２のフリツプフロツプ手段との間には第１のゲ
ート手段が接続され、また該第１及び第２のフリ
ツプフロツプ手段と前記ドライバ手段の間には第
２のゲート手段が接続されており、該第１のゲート手段は、前記アドレスコンパレータの出力及び伝送検
出／デコード手段のデコード終了出力が入力され
る第１のアンドゲート、前記全体使用可能デコーダの出力及び伝送検
出／デコード手段のデコード終了出力が入力され
る第２のアンドゲートを含み、前記第１のフリツプフロツプ手段が前記第１の
アンドゲートの出力に応答してセツトされ、前記
第２のフリツプフロツプ手段が前記第２のアンド
ゲートの出力に応答してセツトされるよう接続さ
れているリモートデータシステム。