JPH0373055A - データ処理システム - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
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め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、従来の技術
Ｃ１発明が解決しようとする課題
り６課題を解決するための手段
Ｅ、実施例
Ｅｌ、序論
臣２゜フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること ＥＳ、別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥＳ、異なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること ＥＳ、単一システム・イメージ Ｅ７．要約 ＥＳ、序論−従来のシステム７８８ Ｅ９．Ｈ８ＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジュール Ｅｌｏ、２重化プロセッサ対ユニット２１．２３の一般
的説明 Ｅｌｌ、、Ｓ／３７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１０図） Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネルＯ及びチャネル１
バス（第１６図） Ｅ １２Ｃ，バス制御ユニット１５６−一般的な説明（
第１６及び第１７図） Ｅ１２Ｄ、直接メモリ・アクセス・コントローラ０９ Ｅ１２Ｅ、バス制御ユニット１５６−詳細な説明（第１
９Ａ乃至第１９Ｃ図と第２０図）Ｅ１３．Ｓ／３７０プ
ロセツサ要素ＰＥ８５Ｅ１４．プロセッサ・バス１７０
（第１１及び３０図）とプロセッサ・バス・コマンド Ｅ１５．Ｓ／３７０記憶管理ユニット８１Ｅ１６．Ｓ／
３７０ Ｉ１０サポート（第３７図） Ｅ１７．Ｓ／３７０ Ｉ／○動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
パス制御ｍユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７
０ Ｉ１０開始シーケンス・フロー、概要及び詳細説
明 Ｅ２．１．Ｓ／３７０ Ｉ１０データ転送シーケンス
・フロー −数的説明 Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーシヲン（第４６Ａないしに図〉 Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有 Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化機能 Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・八−ドウエア同期化 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、データ処理システムの中央処理ユニット（ｃ
ＰＵ）をして、そのデータ処理システムが動作している
オペレーティング・システムにとって異種の装置と対話
することを可能ならしめるための方法及び装置にに関す
るものである。すなわち、そのオペレーティング・シス
テムは、そのスタートアップ構成テーブルにその異種の
装置に関する構成データをもたず、それでいて、本発明
はＣＰＵをしてその装置を制御し、またはその装置とデ
ータ及びコマンドを転送することを可能ならしめる。
ールト・トレラントであるプロセッサを動作させること ＥＳ、別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥＳ、異なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること ＥＳ、単一システム・イメージ Ｅ７．要約 ＥＳ、序論−従来のシステム７８８ Ｅ９．Ｈ８ＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジュール Ｅｌｏ、２重化プロセッサ対ユニット２１．２３の一般
的説明 Ｅｌｌ、、Ｓ／３７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１０図） Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネルＯ及びチャネル１
バス（第１６図） Ｅ １２Ｃ，バス制御ユニット１５６−一般的な説明（
第１６及び第１７図） Ｅ１２Ｄ、直接メモリ・アクセス・コントローラ０９ Ｅ１２Ｅ、バス制御ユニット１５６−詳細な説明（第１
９Ａ乃至第１９Ｃ図と第２０図）Ｅ１３．Ｓ／３７０プ
ロセツサ要素ＰＥ８５Ｅ１４．プロセッサ・バス１７０
（第１１及び３０図）とプロセッサ・バス・コマンド Ｅ１５．Ｓ／３７０記憶管理ユニット８１Ｅ１６．Ｓ／
３７０ Ｉ１０サポート（第３７図） Ｅ１７．Ｓ／３７０ Ｉ／○動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
パス制御ｍユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７
０ Ｉ１０開始シーケンス・フロー、概要及び詳細説
明 Ｅ２．１．Ｓ／３７０ Ｉ１０データ転送シーケンス
・フロー −数的説明 Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーシヲン（第４６Ａないしに図〉 Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有 Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化機能 Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・八−ドウエア同期化 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、データ処理システムの中央処理ユニット（ｃ
ＰＵ）をして、そのデータ処理システムが動作している
オペレーティング・システムにとって異種の装置と対話
することを可能ならしめるための方法及び装置にに関す
るものである。すなわち、そのオペレーティング・シス
テムは、そのスタートアップ構成テーブルにその異種の
装置に関する構成データをもたず、それでいて、本発明
はＣＰＵをしてその装置を制御し、またはその装置とデ
ータ及びコマンドを転送することを可能ならしめる。
Ｂ、従来の技術
従来技術のデータ処理システムは、特定の処理システム
を形成する装置及びプログラムを指定するシステム構成
情報を含む。この構成ファイルは、オペレーティング・
システムが、システムをスタートアップさせる手続の一
部として実行するコマンドを含む。
を形成する装置及びプログラムを指定するシステム構成
情報を含む。この構成ファイルは、オペレーティング・
システムが、システムをスタートアップさせる手続の一
部として実行するコマンドを含む。
データ処理システムは典型的には、構成された全ての装
置を初期化するスタートアップ・コードを含む。その手
続とは、システムに接続されてぃるボード、ディスク及
びその他の装置の構成を指定するテーブルを読み取るこ
となどである。もしある装置がそのように指定されてい
ないなら、典型的にはそれはシステムのプロセッサとの
データ転送のために結合することができない。というの
は、そのオペレーティング・システムは、データ転送を
制御することができず、すなわち、その装置は、オペレ
ーティング・システムにとって「異種」」ということに
なってしまうからである。よって、オペレーティング・
システムは、転送を拒否し、疑似的装置信号源を切り放
してしまうことになろう。
置を初期化するスタートアップ・コードを含む。その手
続とは、システムに接続されてぃるボード、ディスク及
びその他の装置の構成を指定するテーブルを読み取るこ
となどである。もしある装置がそのように指定されてい
ないなら、典型的にはそれはシステムのプロセッサとの
データ転送のために結合することができない。というの
は、そのオペレーティング・システムは、データ転送を
制御することができず、すなわち、その装置は、オペレ
ーティング・システムにとって「異種」」ということに
なってしまうからである。よって、オペレーティング・
システムは、転送を拒否し、疑似的装置信号源を切り放
してしまうことになろう。
Ｃ０発明が解決しようとする課題
この発明の主要な目的は、ＣＰＵをして、構成データを
与えることなく異種装置と対話することを可能ならしめ
る方法及び装置を提供することにある。
与えることなく異種装置と対話することを可能ならしめ
る方法及び装置を提供することにある。
０１課題を解決するための手段
本発明は、ＣＰｔＪをその関連システム・ハードウェア
及びオペレーティング・システムから分離または切り放
ししてそのＣＰＵを対話のための装置と結合するための
方法及び手段を提供することによって、ＣＰｔＪをして
そのような異種装置に結合し、あるいはそれと対話する
ことを可能ならしめる。
及びオペレーティング・システムから分離または切り放
ししてそのＣＰＵを対話のための装置と結合するための
方法及び手段を提供することによって、ＣＰｔＪをして
そのような異種装置に結合し、あるいはそれと対話する
ことを可能ならしめる。
好適な実施例では、ＣＰＵ上である命令を実行する特定
のアプリケーション・プログラムが予め定められた仮想
アドレスの群のうちの１つをＣＰＵ仮想アドレス・バス
上に配置し、論理がそのアドレスをデコードしてＣＰＵ
アドレス・ストローブ信号を関連する他のシステム・ハ
ードウェアに伝送されないようにブロックし、その代わ
りにそのアドレス・ストローブ信号を異種装置に印加す
る。この動作は、ＣＰｔＪをして、そのシステム・ハー
ドウェアによってではなく、異種装置によって、命令に
よって定義された機能の実行を完了することを可能なら
しめる。例えば、その命令は、ＣＰＵと異種装置の間の
コマンドまたはデータ転送を決定することができる。
のアプリケーション・プログラムが予め定められた仮想
アドレスの群のうちの１つをＣＰＵ仮想アドレス・バス
上に配置し、論理がそのアドレスをデコードしてＣＰＵ
アドレス・ストローブ信号を関連する他のシステム・ハ
ードウェアに伝送されないようにブロックし、その代わ
りにそのアドレス・ストローブ信号を異種装置に印加す
る。この動作は、ＣＰｔＪをして、そのシステム・ハー
ドウェアによってではなく、異種装置によって、命令に
よって定義された機能の実行を完了することを可能なら
しめる。例えば、その命令は、ＣＰＵと異種装置の間の
コマンドまたはデータ転送を決定することができる。
Ｅ、実施例
Ｅ １ 、序論
本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。
トレラント・システムを有する。
フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、可用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０ （Ｓ／３７０）などのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、可用ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０ （Ｓ／３７０）などのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。
今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する）能力や
、瞬間的にエラーを検出して故障を分離し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している間にシ
ステムに対して追加の装置を加えることがある。
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する）能力や
、瞬間的にエラーを検出して故障を分離し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している間にシ
ステムに対して追加の装置を加えることがある。
そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８ （Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８ （Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうヒすることは、典型的には、オベレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、ｌＸ３７０などの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ Ｓ／３７０またはＭＶＳなとの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である；また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦戒熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
なとの新しい機能を導入するように変更することは容易
な努力ではない。
込もうヒすることは、典型的には、オベレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、ｌＸ３７０などの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ Ｓ／３７０またはＭＶＳなとの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である；また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦戒熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
なとの新しい機能を導入するように変更することは容易
な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受け入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ペースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受け入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ペースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
従って、本発明は、オペレーティング・システムをあま
り書き直すことなく、通常非フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム／８８の１つのモデルが、ＩＢＭ、 Ｓ
／３７０の１つのモデルに接続される。
り書き直すことなく、通常非フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム／８８の１つのモデルが、ＩＢＭ、 Ｓ
／３７０の１つのモデルに接続される。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）ｔたはＯ６１なとのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネットワーク中の端点
コンピュータの間のデータ通信を遠戚するためには、そ
れらの端点がめいめい、交換されるべきデータに対する
サービスの一貫したセットを理解し適用することが必要
である。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）ｔたはＯ６１なとのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネットワーク中の端点
コンピュータの間のデータ通信を遠戚するためには、そ
れらの端点がめいめい、交換されるべきデータに対する
サービスの一貫したセットを理解し適用することが必要
である。
それらの設計上の複雑さを低減するために、はとんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
層の数、各層の名称、及び各層の機能は、ネットワーク
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
実際上、１つのマシン上の層ｎから別のマシンの層ｎに
直接転送されるデータはない（最下位または物理層の場
合は例外）。すなわち、異なるまたは相違するシステム
上で動作するアプリケーション・プログラムの直接的結
合はあり得ない。
直接転送されるデータはない（最下位または物理層の場
合は例外）。すなわち、異なるまたは相違するシステム
上で動作するアプリケーション・プログラムの直接的結
合はあり得ない。
そうではなくて、各層は、最下位層に達するまでデータ
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
これらのサービスのセットの定義は上述の複数の異なる
ネットワーク中に存在し、より最近は、興なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、ＩＳＯの７層０６ＩＣ解放
システム相互接続）モデルによって定義される枠組みが
ある。
ネットワーク中に存在し、より最近は、興なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、ＩＳＯの７層０６ＩＣ解放
システム相互接続）モデルによって定義される枠組みが
ある。
このモデルの各層は、その下の層からサービスを要求し
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるように良好に定義されている。これ
は、異なるベンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるように良好に定義されている。これ
は、異なるベンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
そのようなプロトコルの構造化されたセットを実現する
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要である
。○Ｓｌモデル内の主な区分けは、スーザー・ノードが
、ンース側アプリケーション・プログラムから受信側ア
プリケーション・プログラムへのデータの引き渡しに関
与していると考えてみるならよりよく理解されよう。こ
のデータを引き渡すために、Ｏ３Ｉプロトコルは、各レ
ベルのデータに働きかけ、ネットワークに対してフレー
ムを供給する。それらのフレームは次に、ビットのセッ
トとして物理媒体に与えられ、それはその物理媒体を通
じて伝送される。それらは次に、受取りステーション側
のアプリケーション・プログラムにデータを提供するた
めに、逆の手続を受ける。
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要である
。○Ｓｌモデル内の主な区分けは、スーザー・ノードが
、ンース側アプリケーション・プログラムから受信側ア
プリケーション・プログラムへのデータの引き渡しに関
与していると考えてみるならよりよく理解されよう。こ
のデータを引き渡すために、Ｏ３Ｉプロトコルは、各レ
ベルのデータに働きかけ、ネットワークに対してフレー
ムを供給する。それらのフレームは次に、ビットのセッ
トとして物理媒体に与えられ、それはその物理媒体を通
じて伝送される。それらは次に、受取りステーション側
のアプリケーション・プログラムにデータを提供するた
めに、逆の手続を受ける。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ５■などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ システム７８８アーキテクチヤに接続された
ＩＢＭ Ｓ／３７０アーキテクチヤが示されている。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ５■などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ システム７８８アーキテクチヤに接続された
ＩＢＭ Ｓ／３７０アーキテクチヤが示されている。
ここで、めいめいの場合、アプリケーション・プログラ
ムが、プロセッサを制御しＩ１０チャネルまたはバスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが児で取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケーション・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
ムが、プロセッサを制御しＩ１０チャネルまたはバスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが児で取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケーション・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
データを交換するための別の方法として、コプロセッサ
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサヒして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（相違する）ホストＩ１
０をサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサヒして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（相違する）ホストＩ１
０をサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
従来技術のフォールト・トレラント・コンピュータ・シ
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一バス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム・バス構造は、重複相手（ｄｕｐｌｉｃａｔｅ
ｐａｒｔｎｅｒ） ハスを有し、プロセッサ・モジュ
ール内の各機能ユニットもまた重複相手ユニットをもつ
。このパス構造は、モジュールのユニットに対する動作
電ヵと、主クロックからのシステム・タイミング信号を
与える。
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一バス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム・バス構造は、重複相手（ｄｕｐｌｉｃａｔｅ
ｐａｒｔｎｅｒ） ハスを有し、プロセッサ・モジュ
ール内の各機能ユニットもまた重複相手ユニットをもつ
。このパス構造は、モジュールのユニットに対する動作
電ヵと、主クロックからのシステム・タイミング信号を
与える。
第２図は、機能ブロック図の形式でプロセッサ・モジュ
ールのプロセッサ・ユニットの構造を示すものである。
ールのプロセッサ・ユニットの構造を示すものである。
共通の交換カード上に取り付けられ同期して同一の動作
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。
各カードは通常、同一の構造の、相手となる冗長二ニッ
トをもつ。
トをもつ。
このコンピュータ・システムは、全体のプロセッサ・モ
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状Ｂ （ｏｆｆ−１
ｉｎｅ）に置かれる。この今や切りはなされた二ニット
の相手は動作を継続し、以てモジュール全体が動作を継
続するのを可能ならしめる。ユーザーは、その切りはな
されたユニットにサービスする保守要求の表示を除けば
、そのような故障検出及び切り放し状況への転移に気付
くことはめったにない。このカード配置は、除去及び交
換を容易ならしめる。
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状Ｂ （ｏｆｆ−１
ｉｎｅ）に置かれる。この今や切りはなされた二ニット
の相手は動作を継続し、以てモジュール全体が動作を継
続するのを可能ならしめる。ユーザーは、その切りはな
されたユニットにサービスする保守要求の表示を除けば
、そのような故障検出及び切り放し状況への転移に気付
くことはめったにない。このカード配置は、除去及び交
換を容易ならしめる。
メモリ・ユニットにはまた、システム・バスをチエツク
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのバス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのバス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障バスにのみ従うよう
に通知する。プロセッサ・モジュールのＷＬ源ユニット
は、２つの電源を使用し、そのめいめいが、組どなった
対のユニットのうちの１つのユニットに対してのみ電力
を与える。そして、障害供給電圧が検出されると、それ
によって影響を受けるユニットからバス構造に至るすべ
ての出力線がアース電位にクランプされ、以て電力の障
害がバス構造に対する障害情報の伝送を引き起こすのを
防止する。
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのバス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのバス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障バスにのみ従うよう
に通知する。プロセッサ・モジュールのＷＬ源ユニット
は、２つの電源を使用し、そのめいめいが、組どなった
対のユニットのうちの１つのユニットに対してのみ電力
を与える。そして、障害供給電圧が検出されると、それ
によって影響を受けるユニットからバス構造に至るすべ
ての出力線がアース電位にクランプされ、以て電力の障
害がバス構造に対する障害情報の伝送を引き起こすのを
防止する。
第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対Ｓ／８８プロセツ
サの相互接続を示す図である。従来技術の５７８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互接続である。
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対Ｓ／８８プロセツ
サの相互接続を示す図である。従来技術の５７８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互接続である。
このとき、Ｓ／３７０プロセツサが、Ｓ／８８タイプ比
較論理以外に記憶制御論理及びバス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセツサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセツサはシステム
・バスを介して対応するＳ／８８プロセツサに直接接続
されている。Ｓ／８８プロセツサの場合と同様に、Ｓ／
３７０プロセツサは対に接続され、その対は、フィール
ド交換可能で、ホットプラグ可能な回路カード上に取り
付けられるように意図されている。いくつかのドライバ
の相互接続の詳細は、後で詳細に説明する。
較論理以外に記憶制御論理及びバス・インターフェース
にも接続されていることが見て取れよう。後述するが、
その比較論理は、Ｓ／８８プロセツサの比較論理と同様
に機能する。さらに、Ｓ／３７０プロセツサはシステム
・バスを介して対応するＳ／８８プロセツサに直接接続
されている。Ｓ／８８プロセツサの場合と同様に、Ｓ／
３７０プロセツサは対に接続され、その対は、フィール
ド交換可能で、ホットプラグ可能な回路カード上に取り
付けられるように意図されている。いくつかのドライバ
の相互接続の詳細は、後で詳細に説明する。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応するＳ／８８プロセツサ、Ｉ１０装置
及び主記憶に接続され、それらはすべて、Ｓ／８８オペ
レーティング−システムの制御の下で同一のＳ／８８命
令を同時に実行する。また、後述するが、Ｓ／８８プロ
セツサが結合されていない間にＳ／３７０プロセツサか
らのＳ／３７０ Ｉ１０コマンド及びデータをＳ／８
８プロセツサに渡し、Ｓ／８８プロセツサがＩ１０装置
及び主記憶に再結合されたときに後で５７８８プロセツ
サによって処理するためにＳ／８８によって使用可能な
形式にそのコマンド及びデータを変換するために、Ｓ／
８８プロセツサをそのＩ１０装置及び記憶から非同期的
に切り放すための手段も含まれている。
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応するＳ／８８プロセツサ、Ｉ１０装置
及び主記憶に接続され、それらはすべて、Ｓ／８８オペ
レーティング−システムの制御の下で同一のＳ／８８命
令を同時に実行する。また、後述するが、Ｓ／８８プロ
セツサが結合されていない間にＳ／３７０プロセツサか
らのＳ／３７０ Ｉ１０コマンド及びデータをＳ／８
８プロセツサに渡し、Ｓ／８８プロセツサがＩ１０装置
及び主記憶に再結合されたときに後で５７８８プロセツ
サによって処理するためにＳ／８８によって使用可能な
形式にそのコマンド及びデータを変換するために、Ｓ／
８８プロセツサをそのＩ１０装置及び記憶から非同期的
に切り放すための手段も含まれている。
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーテイング・システムの制御の下で
同一のＳ／’３７０命令を同時に実行する第１の対とし
てＳ／３７０プロセツサなどの通常非フォールト・トレ
ラントであるプロセッサを結合することによって好適な
実施例で達成される。また、一方または両方のプロセッ
サ中のエラーを瞬間的に検出するために、一方のプロセ
ッサ中のさまざまな信号の状態を他方のプロセッサ中の
それらと比較するための手段も設けられている。
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーテイング・システムの制御の下で
同一のＳ／’３７０命令を同時に実行する第１の対とし
てＳ／３７０プロセツサなどの通常非フォールト・トレ
ラントであるプロセッサを結合することによって好適な
実施例で達成される。また、一方または両方のプロセッ
サ中のエラーを瞬間的に検出するために、一方のプロセ
ッサ中のさまざまな信号の状態を他方のプロセッサ中の
それらと比較するための手段も設けられている。
さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、５７８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別の５７
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それを１７０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、５７８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別の５７
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それを１７０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
個別のＳ／３７０及びＳ／８８プロセツサはそれぞれ、
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各バス制御ユニットは、
個別のＳ／８８プロセツサをそれの関連ハードウェアか
ら非同期的に切り放し、（１）Ｓ／３７０プロセツサか
らのＳ／３７０コマンド及びデータを５７８８プロセツ
サに転送しく２）そのＳ／３７０コマンド及びデータを
、Ｓ／８８プロセツサによって実行可能なコマンド及び
使用可能なデータに変換するためにＳ／・８８プロセツ
サをバス制御ユニットに結合するために、個々の５７８
８プロセツサ上で走るアプリケーション・プログラムと
対話する手段を含む。
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各バス制御ユニットは、
個別のＳ／８８プロセツサをそれの関連ハードウェアか
ら非同期的に切り放し、（１）Ｓ／３７０プロセツサか
らのＳ／３７０コマンド及びデータを５７８８プロセツ
サに転送しく２）そのＳ／３７０コマンド及びデータを
、Ｓ／８８プロセツサによって実行可能なコマンド及び
使用可能なデータに変換するためにＳ／・８８プロセツ
サをバス制御ユニットに結合するために、個々の５７８
８プロセツサ上で走るアプリケーション・プログラムと
対話する手段を含む。
Ｓ／８８データ処理システムはその後、Ｓ／８８オペレ
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。５７８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ結合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。この構成により、Ｓ／３７０プ
ログラムは、（Ｉ１０１００ためのＳ／８８システムの
援助により）、Ｓ／３７０及びＳ／８８オペレーテイン
グ・システムにあまり変更を加えることなくＳ／８８の
有利な機能を以てフォールト・トレラント（ＦＴ）環境
でＳ／３７０プロセツサによって実行される。
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。５７８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ結合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。この構成により、Ｓ／３７０プ
ログラムは、（Ｉ１０１００ためのＳ／８８システムの
援助により）、Ｓ／３７０及びＳ／８８オペレーテイン
グ・システムにあまり変更を加えることなくＳ／８８の
有利な機能を以てフォールト・トレラント（ＦＴ）環境
でＳ／３７０プロセツサによって実行される。
さらに、Ｓ／８８プロセツサの記憶管理は、Ｓ／８８主
記憶中の専用領域を、Ｓ／８８オペレーテイング・シス
テムの知識なく重複化された５７３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
び５７８８パス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
記憶中の専用領域を、Ｓ／８８オペレーテイング・シス
テムの知識なく重複化された５７３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
び５７８８パス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０
ＣＰＵハードウェア冗長性及び同期が与えられる。５７
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き鷹す必要なく同時に走る。
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０
ＣＰＵハードウェア冗長性及び同期が与えられる。５７
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き鷹す必要なく同時に走る。
この好適な実施例においては、対等プロセッサ対の間に
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、ＩＢＭオベレ
ーティ、ング・システム〈例えばＶＭ、ＶＳＥ、ｌＸ３
７０など）を実行する、マイクロコード制御されるＩＢ
Ｍ Ｓ／３７０エンジンであり、好適な実施例の第２
のプロセッサは、Ｓ／８８ＶＯ３（仮想オペレーティン
グ・システム）を実行する、ハードウェア・フォールト
・トレラント環境を制御することのできるオペレーティ
ング・システム（例えばＩＢＭシステム７８８）を実行
するハードウェア・フォールト・トレラント・エンジン
である。
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、ＩＢＭオベレ
ーティ、ング・システム〈例えばＶＭ、ＶＳＥ、ｌＸ３
７０など）を実行する、マイクロコード制御されるＩＢ
Ｍ Ｓ／３７０エンジンであり、好適な実施例の第２
のプロセッサは、Ｓ／８８ＶＯ３（仮想オペレーティン
グ・システム）を実行する、ハードウェア・フォールト
・トレラント環境を制御することのできるオペレーティ
ング・システム（例えばＩＢＭシステム７８８）を実行
するハードウェア・フォールト・トレラント・エンジン
である。
プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
バス、ディスクＩ １０．テープ、通信Ｉ１０端末、を
源及び筐体）は、各オペレーティング・システムがその
システム機能の部分を処理する間に互いに独立に作用す
る。尚、メモリという用語と記憶という用語は、ここで
は同じように使用される。ＦＴプロセッサとオペレーテ
ィング・システムは、エラー検出／分離及び回復と、動
的再構成ヒ、Ｉ１０動作を管理する。非フォールト・ト
レラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意
識することなく本来の命令を実行する。ＦＴプロセッサ
は、ＮＦＴプロセッサには、多重Ｉ１０チャネルのよう
に見える。
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資源（メモリ、システム・
バス、ディスクＩ １０．テープ、通信Ｉ１０端末、を
源及び筐体）は、各オペレーティング・システムがその
システム機能の部分を処理する間に互いに独立に作用す
る。尚、メモリという用語と記憶という用語は、ここで
は同じように使用される。ＦＴプロセッサとオペレーテ
ィング・システムは、エラー検出／分離及び回復と、動
的再構成ヒ、Ｉ１０動作を管理する。非フォールト・ト
レラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意
識することなく本来の命令を実行する。ＦＴプロセッサ
は、ＮＦＴプロセッサには、多重Ｉ１０チャネルのよう
に見える。
ハードウェア／マイクロコード・インターフェースは、
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴプロ
セッサによって割り振られた記憶のブロックを制御する
。ＮＦＴプロセッサは、オフセット・レジスタの使用を
通じて、そのメモリがアドレス・ゼロでスタートするこ
とを認識する。そして、ＮＦＴプロセッサをその記憶境
界に維持するために限界チエツクが実行される。ＦＴプ
ロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内及
び外のデータのＤＭＡ Ｉ１０ブロックにアクセスす
ることができるが、ＮＦＴプロセッサは、その割当てら
れたアドレス空間の外の記憶にアクセスすることは禁止
されている。ＮＦ前記憶サイズは、構成テーブルを変更
することによって変えることができる。
セッサによって割り振られた記憶のブロックを制御する
。ＮＦＴプロセッサは、オフセット・レジスタの使用を
通じて、そのメモリがアドレス・ゼロでスタートするこ
とを認識する。そして、ＮＦＴプロセッサをその記憶境
界に維持するために限界チエツクが実行される。ＦＴプ
ロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内及
び外のデータのＤＭＡ Ｉ１０ブロックにアクセスす
ることができるが、ＮＦＴプロセッサは、その割当てら
れたアドレス空間の外の記憶にアクセスすることは禁止
されている。ＮＦ前記憶サイズは、構成テーブルを変更
することによって変えることができる。
Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−数的に、バスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをバスまたはチャネルに接続することなく、
またバスの占有権を巡って調停することなく、２つの異
なるプロセッサが互いに通信することが可能となる。そ
れらのプロセッサは、オペレーティング・システムをあ
まり変更することなく、デバイス・ドライバを追加する
必要なく、通信する。本発明の機能は、２つの相違する
プロセッサが組み合わされｔ二時、ナニヒえめいめいの
プロセッサが自分本来のオペレーティング・システムを
実行していても、ユーザーには単一のシステムのイメー
ジを与える。
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−数的に、バスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをバスまたはチャネルに接続することなく、
またバスの占有権を巡って調停することなく、２つの異
なるプロセッサが互いに通信することが可能となる。そ
れらのプロセッサは、オペレーティング・システムをあ
まり変更することなく、デバイス・ドライバを追加する
必要なく、通信する。本発明の機能は、２つの相違する
プロセッサが組み合わされｔ二時、ナニヒえめいめいの
プロセッサが自分本来のオペレーティング・システムを
実行していても、ユーザーには単一のシステムのイメー
ジを与える。
この機能は、より最近になって開発されたオペレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア〉を
結合して新しい第３のシステムを形成する。この分野の
当業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトが最初である
ことである。
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア〉を
結合して新しい第３のシステムを形成する。この分野の
当業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトが最初である
ことである。
この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
＜ Ｄ Ｍ、 Ａ Ｃ）として機能するシステムの間の
結合論理を必要とする。この機能の主要な目的は、フォ
ールト・トレラント・プロセッサ（例えば好適な実施例
ではＳ／８８）中で走りフォールト・トレラント・オペ
レーティング・システム上にあるアプリケーション・プ
ログラムに、異種プロセッサ（例えば好適な実施例では
Ｓ／３７０）及びそのオペレーティング・システムから
データ及びコマンドを獲得する方法を与えることにある
。侵入（すなわち、監視プログラム対二−ザー状態、メ
モリ・マツプ・チェツキングなど）を防止するために、
どのプロセッサにもハードウェアとソフトウェアの両方
の防止機構が存在する。典型的には、オペレーティング
・システムは、割り込み、ＤＭＡチャネル、Ｉ１０装置
及びコントローラなどのすべてのシステム資源を制御す
る傾向がある。それゆえ、異なる２つのアーキテクチャ
を結合し、この機能を徹底的に設計してしまうことなく
これらのマシンの間でコマンド及びデータを転送するこ
とを、多くの人々は、膨大な作業であり、現実的でない
と考えている。
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
＜ Ｄ Ｍ、 Ａ Ｃ）として機能するシステムの間の
結合論理を必要とする。この機能の主要な目的は、フォ
ールト・トレラント・プロセッサ（例えば好適な実施例
ではＳ／８８）中で走りフォールト・トレラント・オペ
レーティング・システム上にあるアプリケーション・プ
ログラムに、異種プロセッサ（例えば好適な実施例では
Ｓ／３７０）及びそのオペレーティング・システムから
データ及びコマンドを獲得する方法を与えることにある
。侵入（すなわち、監視プログラム対二−ザー状態、メ
モリ・マツプ・チェツキングなど）を防止するために、
どのプロセッサにもハードウェアとソフトウェアの両方
の防止機構が存在する。典型的には、オペレーティング
・システムは、割り込み、ＤＭＡチャネル、Ｉ１０装置
及びコントローラなどのすべてのシステム資源を制御す
る傾向がある。それゆえ、異なる２つのアーキテクチャ
を結合し、この機能を徹底的に設計してしまうことなく
これらのマシンの間でコマンド及びデータを転送するこ
とを、多くの人々は、膨大な作業であり、現実的でない
と考えている。
第２図は、この好適な実施例の環境で５７８８プロセツ
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリはＳ／８８バス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、バ
ス・アダプタ及びバス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０バス制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリはＳ／８８バス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、バ
ス・アダプタ及びバス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０バス制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
この特徴は、プロセッサ結合論理を、大抵の装置が接続
されるシステム・バスまたはチャネルではなく、Ｓ／８
８フオールト・トレラント・プロセッサの仮想アドレス
・バス、データ・バス、制御バス及び割り込みバス構造
に接続することにある。有効アドレスがフォールト・ト
レラント・プロセッサの仮想アドレス・バス上にあるこ
とを示すストローブ線は、アドレス信号が活動化された
後の数ナノ秒活動化される。バス・アダプタ及びバス制
御ユニットをもつ結合論理は、ストローブ信号があられ
れる前にＳ／８８アプリケーシヨン・プログラムによっ
て、予め選択されたアドレス範囲が提供されているかど
うかを決定する。もしこのアドレス範囲が検出されたな
ら、アドレス・ストローブ信号は、フォールト・トレラ
ント・プロセッサ・ハードウェアへ行くことをブロック
される。この信号がブロックされることは、フォールト
・トレラント・ハードウェア及びオペレーティング・シ
ステムが、マシン・サイクルが生じたことを知るのを防
止する。このハードウェア中のフォールト・トレラント
・チエツク論理は、このサイクルの間に分離され、この
期間に起こったいかなる活動をも完全に見逃すことにな
る。そして、そのプロセッサ°バス上のすべてのキャッ
シュ、仮想アドレス・マツピング論理及び浮動小数点プ
ロセッサは、マシン・サイクルが発生したことを認識し
ないことになる。すなわち、すべてのＳ／８８バスＵ機
能は「凍結」され、Ｓ／８８プロセツサによるアドレス
・ストローブ信号の確認を待つ。
されるシステム・バスまたはチャネルではなく、Ｓ／８
８フオールト・トレラント・プロセッサの仮想アドレス
・バス、データ・バス、制御バス及び割り込みバス構造
に接続することにある。有効アドレスがフォールト・ト
レラント・プロセッサの仮想アドレス・バス上にあるこ
とを示すストローブ線は、アドレス信号が活動化された
後の数ナノ秒活動化される。バス・アダプタ及びバス制
御ユニットをもつ結合論理は、ストローブ信号があられ
れる前にＳ／８８アプリケーシヨン・プログラムによっ
て、予め選択されたアドレス範囲が提供されているかど
うかを決定する。もしこのアドレス範囲が検出されたな
ら、アドレス・ストローブ信号は、フォールト・トレラ
ント・プロセッサ・ハードウェアへ行くことをブロック
される。この信号がブロックされることは、フォールト
・トレラント・ハードウェア及びオペレーティング・シ
ステムが、マシン・サイクルが生じたことを知るのを防
止する。このハードウェア中のフォールト・トレラント
・チエツク論理は、このサイクルの間に分離され、この
期間に起こったいかなる活動をも完全に見逃すことにな
る。そして、そのプロセッサ°バス上のすべてのキャッ
シュ、仮想アドレス・マツピング論理及び浮動小数点プ
ロセッサは、マシン・サイクルが発生したことを認識し
ないことになる。すなわち、すべてのＳ／８８バスＵ機
能は「凍結」され、Ｓ／８８プロセツサによるアドレス
・ストローブ信号の確認を待つ。
フォールト・トレラント・プロセッサ論理からブロック
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フオールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセツ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第５図は、
適切なレベルにあり適切なアドレスに対応していると決
定される、Ｓ／３７０バス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサを異種
エンティティに接続する。
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フオールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセツ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第５図は、
適切なレベルにあり適切なアドレスに対応していると決
定される、Ｓ／３７０バス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサを異種
エンティティに接続する。
結合論理は、入来Ｓ／３７０コマンドをキューし、Ｓ
／’３７０との間で行来するデータを記憶するために使
用される局所記憶をもつ。データ及びコマンドは、結合
論理中の多重ＤＭＡチャネルによって局所記憶へと移動
される。フォールト・トレラント・アプリケーション・
プログラムは、ＤＭＡＣを初期化してＤＭＡＣからの割
り込みにサービスし、ＤＭＡＣは、コマンドが到来した
時またはデータのブロックが送信あるいは受信された時
、アプリケーション・プログラムに通知する働きを行う
。動作を完了するためには、結合論理は、フォールト・
トレラント・プロセッサの両側が同期状態にあることを
保証するために、プロセッサのクロック端の前に、デー
タ・ストローブ承認線に信号を返さなくてはならない。
／’３７０との間で行来するデータを記憶するために使
用される局所記憶をもつ。データ及びコマンドは、結合
論理中の多重ＤＭＡチャネルによって局所記憶へと移動
される。フォールト・トレラント・アプリケーション・
プログラムは、ＤＭＡＣを初期化してＤＭＡＣからの割
り込みにサービスし、ＤＭＡＣは、コマンドが到来した
時またはデータのブロックが送信あるいは受信された時
、アプリケーション・プログラムに通知する働きを行う
。動作を完了するためには、結合論理は、フォールト・
トレラント・プロセッサの両側が同期状態にあることを
保証するために、プロセッサのクロック端の前に、デー
タ・ストローブ承認線に信号を返さなくてはならない。
アプリケーション・プログラムは、スタートＩ１０、テ
ストＩ１０などのＳ／３７０タイプのコマンドを受け取
る。アプリケーション・プログラムは次に、各Ｓ／３７
０ Ｔ１０コマンドをフォールト・トレラントＩ／Ｏ
コマンドに変換して通常のフォールト・トレラントＩ１
０コマンド・シーケンスを初期化する。
ストＩ１０などのＳ／３７０タイプのコマンドを受け取
る。アプリケーション・プログラムは次に、各Ｓ／３７
０ Ｔ１０コマンドをフォールト・トレラントＩ／Ｏ
コマンドに変換して通常のフォールト・トレラントＩ１
０コマンド・シーケンスを初期化する。
これはオペレーティング・システムの周辺でアプリケー
ション・プログラムに対してデータのブロックを入手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ１０コントローラａ能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
ション・プログラムに対してデータのブロックを入手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ１０コントローラａ能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
このように、異種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、パス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路にユっで感知されるのをブロックされ、別のシ
ステムのＣＰｔＪが特殊なハードウェアと、両方のシス
テムにアクセス可能なメモリ空間を制御することができ
るように方向転換される。
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、パス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路にユっで感知されるのをブロックされ、別のシ
ステムのＣＰｔＪが特殊なハードウェアと、両方のシス
テムにアクセス可能なメモリ空間を制御することができ
るように方向転換される。
その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、六のようにしてサービスの要求を
出すことができる。
などのために、一方のシステムを完全に制御することが
できる。その一方のシステムは、いかようにしてもその
他方のシステムを制御することができないが、その他方
のシステムに対して、六のようにしてサービスの要求を
出すことができる。
すなわち、その一方のシステムは、Ｉ／Ｏコマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、両方のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、両方のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つ（またはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなとの機能は監視状態で走る。
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つ（またはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなとの機能は監視状態で走る。
アプリケーションはＩ１０ボートに接続し、そのボート
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受け取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受け取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には回層でない。
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には回層でない。
好適な実施例の５７８８においては、回層な割り込みベ
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結を論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更されたＳ／
８８オペレーテイング・システムは、次に、適所に新規
に構成されたベクタによる使用のために再構ｍ （ｒｅ
ｂｏｕｎｄ）される。
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結を論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更されたＳ／
８８オペレーテイング・システムは、次に、適所に新規
に構成されたベクタによる使用のために再構ｍ （ｒｅ
ｂｏｕｎｄ）される。
好適な実施例のシステム／８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖａｃｔｏｒ ）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム／８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖａｃｔｏｒ ）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム／８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。
システム／３７０をシステム／８８に結合する論理は、
その割り込み要求をＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
その割り込み要求をＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
システム初期化の間に、論理割り込みを接合するための
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーテイング・システムに対して透過的で
あるアプリケーション−プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーテイング・システムに対して透過的で
あるアプリケーション−プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。
なんらかの割り込みがシステム／８８によって受け取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及びＳ／８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられなく
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されると＠Ｓ／８
日を（Ａ／Ｃｔ力擾乱のための割り込み提供機構を含む
）その関連ハードウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理に５７８８プロセツサを結合すること
によって達成される。
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及びＳ／８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ）サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され透過的な様式で与えられなく
てはならない。このことは、好適な実施例では、レベル
６の割り込みが結合論理によって提供されると＠Ｓ／８
日を（Ａ／Ｃｔ力擾乱のための割り込み提供機構を含む
）その関連ハードウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理に５７８８プロセツサを結合すること
によって達成される。
より詳しくは、５７８８プロセツサはその出力に機能コ
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
む８７８日ハードウェアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによって５７
８８プロセツサ中にゲートされる。データ・ストローブ
はＳ／８８ハードウエアからブロックされるので、マシ
ン・サイクル（ＩＡＣＫ）は、結合論理割り込みベクタ
番号を取得することに関連して５７８８オペレーテイン
グ・システムに対して透過的である。
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
む８７８日ハードウェアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによって５７
８８プロセツサ中にゲートされる。データ・ストローブ
はＳ／８８ハードウエアからブロックされるので、マシ
ン・サイクル（ＩＡＣＫ）は、結合論理割り込みベクタ
番号を取得することに関連して５７８８オペレーテイン
グ・システムに対して透過的である。
もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。
Ｅ５．異なる仮Ｒ記憶オペルーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
この機能は、めいめいが異なる仮想オペレーティング・
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き直されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。
第１のオペレーティング・システムは、Ｉ／Ｏの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
１０コントローラとして応答する。
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
１０コントローラとして応答する。
第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・）・レラント・オペレーティング・システ
ムである。第１のオペレーティング・システムは、初期
的には（第２のオペレーティング・システムのために「
盗まれた」記憶を例外として）記憶を割り振り且つ割り
振り解除し、全ての関連ハードウェア障害及び回復を処
理する。その目的は、オペレーティング・システムに大
幅な変更を加えることなく２つのオペレーティング・シ
ステムを結合することである。各オペレーティング・シ
ステムは、自分がすべてのシステム記憶を制御している
と信じなくてはならない。なぜなら、それが両方のプロ
セッサによって使用されつつある単一の＊源だからであ
る。
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・）・レラント・オペレーティング・システ
ムである。第１のオペレーティング・システムは、初期
的には（第２のオペレーティング・システムのために「
盗まれた」記憶を例外として）記憶を割り振り且つ割り
振り解除し、全ての関連ハードウェア障害及び回復を処
理する。その目的は、オペレーティング・システムに大
幅な変更を加えることなく２つのオペレーティング・シ
ステムを結合することである。各オペレーティング・シ
ステムは、自分がすべてのシステム記憶を制御している
と信じなくてはならない。なぜなら、それが両方のプロ
セッサによって使用されつつある単一の＊源だからであ
る。
システムに電源が投入されたとき、第１のオペレーティ
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。
オペレーティング・システムは結局はすべての記憶を４
ＫＢ （４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜調節される。ユーザーがオペレ
ーティング・システムからメモリ空間を要求する時、そ
の要求は、キューから実メモリの必要な数の４ＫＢブロ
ツクを割当てることによって満足される。その記憶が最
早必要でなくなったとき、ブロックはキューに戻される
。
ＫＢ （４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜調節される。ユーザーがオペレ
ーティング・システムからメモリ空間を要求する時、そ
の要求は、キューから実メモリの必要な数の４ＫＢブロ
ツクを割当てることによって満足される。その記憶が最
早必要でなくなったとき、ブロックはキューに戻される
。
次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケ−シコン・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ＫＢブロツクに先行する４ＫＢブロツクのポインタが
、その除去されたブロックの連続的なストリングの直ぐ
次に続＜４ＫＢブロツクを指し示すように変更される。
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケ−シコン・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ＫＢブロツクに先行する４ＫＢブロツクのポインタが
、その除去されたブロックの連続的なストリングの直ぐ
次に続＜４ＫＢブロツクを指し示すように変更される。
この時点で第１のオペレーティング・システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるように見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから収得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわち
、第２のシステムによって発行された仮想アドレスを、
その割当てられた実記憶アドレス空間内の実アドレスに
変換する。
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるように見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから収得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわち
、第２のシステムによって発行された仮想アドレスを、
その割当てられた実記憶アドレス空間内の実アドレスに
変換する。
第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・トラップが、
第２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・トラップが、
第２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテープルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ＶＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテープルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ＶＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩｌｏを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・トレラント・マシン
となる。また、各異種プロセッサ毎に設けられた個別の
実記憶を用いることにより、第２のタイプのプロセッサ
及びオペレーティング・・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩｌｏを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・トレラント・マシン
となる。また、各異種プロセッサ毎に設けられた個別の
実記憶を用いることにより、第２のタイプのプロセッサ
及びオペレーティング・・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
好適な実施例では、第１のオペレーティング・システム
は、フォールト・トレラントＳ／８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ１０装置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
は、フォールト・トレラントＳ／８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ１０装置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
Ｅ６．単一システム・イメージ
単一システム・イメージという用語は、ユーザーの遠隔
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
ここで、「誘導された（ｄｅｒｉｖｅｄ）単一システム
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
直接接続するための設備は欠くけれとも、効果的な単一
システム・イメージによってそれに直接接続するために
ネットワークのハードウェア及びソフトウェア資源を利
用するネットワークのコンピュータ要素に適用すること
を意図している。
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
直接接続するための設備は欠くけれとも、効果的な単一
システム・イメージによってそれに直接接続するために
ネットワークのハードウェア及びソフトウェア資源を利
用するネットワークのコンピュータ要素に適用すること
を意図している。
説□明の便宜上、「誘導された単一システム・イメージ
」の効果を生じさせるための、コンピュータ・システム
の直接接続は、そのシステム及びネットワークの要素の
間のさまざまな程度の結合によって有効化することがで
きる。ここで使用する「緩い結合」という用語は、ネッ
トワークの一部である、誘導されたコンピュータと「本
来の。
」の効果を生じさせるための、コンピュータ・システム
の直接接続は、そのシステム及びネットワークの要素の
間のさまざまな程度の結合によって有効化することがで
きる。ここで使用する「緩い結合」という用語は、ネッ
トワークの一部である、誘導されたコンピュータと「本
来の。
コンピュータのＩ１０チャネルを介して有効化された結
合である。「緊密結合」とは、誘導されたコンピュータ
と「本来の」コンピュータのおのおのをして、直接的に
（すなわち、既存のＩ１０チャネルを使用することなく
）互いに通信することを可能ならしめる特殊なハードウ
ェアを通じて確立される、それらの関係を記述するため
に使用される。
合である。「緊密結合」とは、誘導されたコンピュータ
と「本来の」コンピュータのおのおのをして、直接的に
（すなわち、既存のＩ１０チャネルを使用することなく
）互いに通信することを可能ならしめる特殊なハードウ
ェアを通じて確立される、それらの関係を記述するため
に使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ〉のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ〉のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
結合ハードウェアのコストは、設計の複雑さにも拘らず
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
「ネットワーク」という用語は、ここでは、ある特殊な
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通信／衛星接続の
構成である、現在より一般的なネットワークの概念より
も限定的である。
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通信／衛星接続の
構成である、現在より一般的なネットワークの概念より
も限定的である。
ここではむしろ、「ネットワーク」は、システム７８８
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
ここで考慮する単一システム・イメージの概念ヲ説明す
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
＜ａ）高速データ相互接続（Ｈ３ＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
（ｂ）リンクとは、完全に、別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
（ｅ）モジュールとは、筐体、電源、ＣＰＵ、メモリ及
びＩ１０装置のそれぞれを少なくとも１つもつ自立的処
理装置のことをいう。モジュールは、追加の周辺装置を
取り囲んでより大型の単一モジュールを形成するように
複数の筐体をボルトで繋ぎあわせることによって拡張す
ることができる。Ｉｌｏには外部的なものもあって（端
末、プリンタ）、ケーブルによって筐体に接続される。
びＩ１０装置のそれぞれを少なくとも１つもつ自立的処
理装置のことをいう。モジュールは、追加の周辺装置を
取り囲んでより大型の単一モジュールを形成するように
複数の筐体をボルトで繋ぎあわせることによって拡張す
ることができる。Ｉｌｏには外部的なものもあって（端
末、プリンタ）、ケーブルによって筐体に接続される。
それらは、単一モジュールの一部と見なされる。
モジュールはＣＰＵ複合体を１つだけもつ。
（ｄ）ＣＰＵ複合体とは、同一の筐体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、とのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも−個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、回層な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、とのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも−個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、回層な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。
（ｄ）オブジェクトとは、階層的な名称によって一意的
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ボートは、特殊Ｉ／Ｏ装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に防止する。
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ボートは、特殊Ｉ／Ｏ装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に防止する。
「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用：： ：ｌ−ている訳ではないので、こ
こでは「誘導された単一システム・イメ−ジ」について
詳細１こ説明することにする。「単一システム・イメー
ジ」という用語を定義し記述することにおいて、「イメ
ージ」とは、システム及び環境に対するアプリケーショ
ン・プログラムの視点のことを言うものとする。この文
脈での「システム」とは、アプリケーションのプログラ
マが命令を指向するところのハードウェア（ｃＰＵ複合
体）及びソフトウェア（オペレーティング・システムと
そのユーテイリイ）の結合を意味する。
で一貫的に使用：： ：ｌ−ている訳ではないので、こ
こでは「誘導された単一システム・イメ−ジ」について
詳細１こ説明することにする。「単一システム・イメー
ジ」という用語を定義し記述することにおいて、「イメ
ージ」とは、システム及び環境に対するアプリケーショ
ン・プログラムの視点のことを言うものとする。この文
脈での「システム」とは、アプリケーションのプログラ
マが命令を指向するところのハードウェア（ｃＰＵ複合
体）及びソフトウェア（オペレーティング・システムと
そのユーテイリイ）の結合を意味する。
「環境」とは、オペレーティング・システムに対するサ
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ／Ｏ装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線〈ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ／Ｏ装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線〈ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
−数的に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように要求し、これらの必要条件を詳細
に記述しなくしはならない。
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように要求し、これらの必要条件を詳細
に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、゛（適切な
順序で）要求の結果を非同期的に受け取る能力をもたな
くてはならない。複数メツセージの処理と制御及びマシ
ン間のデータ転送は、両方のマシンに相当な処理オーバ
ーヘッドをもたらし、そのような双対システム環境では
プログラマにとってやっかいで、非能率で困難な状況に
なることがある。また、そのように慣用的に接続された
マシンの数が増大するにつれて、プログラマにとっての
複雑度は激増する。
順序で）要求の結果を非同期的に受け取る能力をもたな
くてはならない。複数メツセージの処理と制御及びマシ
ン間のデータ転送は、両方のマシンに相当な処理オーバ
ーヘッドをもたらし、そのような双対システム環境では
プログラマにとってやっかいで、非能率で困難な状況に
なることがある。また、そのように慣用的に接続された
マシンの数が増大するにつれて、プログラマにとっての
複雑度は激増する。
システム／８８のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ８ＤＩ接
続、及び各モジュール内のＨ３ＤＩ駆動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨＳＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ８ＤＩ接
続、及び各モジュール内のＨ３ＤＩ駆動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨＳＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
さまざまなサイズとモデル・タイプの多数のモジュール
をＨＳＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製作物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のＣＰＵで実行し
、複合体の実質的に任意の端末から制御あるいはモニタ
し、データを複合体の任意のＩ１０装置の間で転送する
ことができ、しかもそれにはいかなる特殊なプログラミ
ング的配慮は要さず、従来の方法よりも実行効率が改善
されている、という次第である。
をＨＳＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製作物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のＣＰＵで実行し
、複合体の実質的に任意の端末から制御あるいはモニタ
し、データを複合体の任意のＩ１０装置の間で転送する
ことができ、しかもそれにはいかなる特殊なプログラミ
ング的配慮は要さず、従来の方法よりも実行効率が改善
されている、という次第である。
オペレーティング・システム及びそのさまざまの機能と
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するような方法で書かれている。このことの全てを可
能ならしめるための重要な点は、各オブジェクトが固有
な名前をもつなくてはならない、という強制された規則
である。この規則は、最も基本的な名前修飾子がモジュ
ール名であり、それ自体が複合体内で固有でなくてはな
らないので、システム複合体全体に容易に拡張される。
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するような方法で書かれている。このことの全てを可
能ならしめるための重要な点は、各オブジェクトが固有
な名前をもつなくてはならない、という強制された規則
である。この規則は、最も基本的な名前修飾子がモジュ
ール名であり、それ自体が複合体内で固有でなくてはな
らないので、システム複合体全体に容易に拡張される。
それゆえ、複合体全体でとれかのオブジェクトを見付け
だすのは、それに正しく名前をつけるのと同じ位に簡単
である。オフへジエクトに名前を付けることは、リンク
を与えることによってプログラマのために簡易化され、
それにより、非常に短い別名ポインタが、極めて長く複
雑な名前をもつオブジェクトの名前に置き換えられるこ
とが可能となる。
だすのは、それに正しく名前をつけるのと同じ位に簡単
である。オフへジエクトに名前を付けることは、リンク
を与えることによってプログラマのために簡易化され、
それにより、非常に短い別名ポインタが、極めて長く複
雑な名前をもつオブジェクトの名前に置き換えられるこ
とが可能となる。
この相互接続されたＳ／８８モジユール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対シテ、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に４合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない。
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対シテ、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に４合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない。
Ｓ／８８モジユール内には、１つまたはそれ以上のＳ／
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のためにＳ／８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システムの存在に気づ
かない。
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のためにＳ／８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システムの存在に気づ
かない。
各Ｓ／３７０プロセツサは、Ｓ／３７０主記憶、及びエ
ミュレートされたＳ／３７０ Ｉ／○チャネルとＩ１
０装置を完全に提供するために、フォールト・トレラン
トＳ／８８システムを使用する。このＳ／３７０は、Ｓ
／８８の一部でない主記憶、チャネル、またはＩ１０装
置をもたず、これらの設備は全て設計によりフォールト
・トレラントである。
ミュレートされたＳ／３７０ Ｉ／○チャネルとＩ１
０装置を完全に提供するために、フォールト・トレラン
トＳ／８８システムを使用する。このＳ／３７０は、Ｓ
／８８の一部でない主記憶、チャネル、またはＩ１０装
置をもたず、これらの設備は全て設計によりフォールト
・トレラントである。
システム構成時に、各Ｓ／３７０プロセツサには、Ｓ／
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
このブロックは、５７８８オペレーテイング・システム
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、以てＳ／３７０は、割当
てられた以外の主記憶にアクセスするすべがない。その
結果は、Ｓ／３７０によって完全に慣用的な単一システ
ムの視点が与えられ、メモリのフォールト・トレラント
な側面は、完全に透過的である。５７８８中のアプリケ
ーション・プログラム（ＥＸＥＣ３７０）は、実際のＳ
／８８装置及びＳ／８８オペレーテイング・システム・
コールを使用して５７３７０チヤネル及びＩ１０装置を
エミュレートする。それはアプリケーション・プログラ
ムであるのでＳ／８８複合体の単一システム・イメージ
をもち、以てこの視点は、Ｓ／３７０の「疑似チャネル
」全体に拡張される。
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、以てＳ／３７０は、割当
てられた以外の主記憶にアクセスするすべがない。その
結果は、Ｓ／３７０によって完全に慣用的な単一システ
ムの視点が与えられ、メモリのフォールト・トレラント
な側面は、完全に透過的である。５７８８中のアプリケ
ーション・プログラム（ＥＸＥＣ３７０）は、実際のＳ
／８８装置及びＳ／８８オペレーテイング・システム・
コールを使用して５７３７０チヤネル及びＩ１０装置を
エミュレートする。それはアプリケーション・プログラ
ムであるのでＳ／８８複合体の単一システム・イメージ
をもち、以てこの視点は、Ｓ／３７０の「疑似チャネル
」全体に拡張される。
その逆の観点、すなわちＳ／３７０オペレーテイング・
システムの観点（拡張によるアプリケ−シコン・プログ
ラム）からは、全てのＩ／Ｏ動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ ／ ３．７０を描き出すのである。
システムの観点（拡張によるアプリケ−シコン・プログ
ラム）からは、全てのＩ／Ｏ動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ ／ ３．７０を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各Ｓ／３７
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＵを停止
し、再初期化し、再構成し、再開させる完全な能力をも
つ。こうして、単一システム・イメージ属性（Ｓ／８８
Ｉｌｏ及びオペレーティング・システム）を所有す
る別の設備を使用したＳ／３７０ Ｉ１０設備の透過
的なエミュレーションによって、この属性は拡張されＳ
／３７０に供される。
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＵを停止
し、再初期化し、再構成し、再開させる完全な能力をも
つ。こうして、単一システム・イメージ属性（Ｓ／８８
Ｉｌｏ及びオペレーティング・システム）を所有す
る別の設備を使用したＳ／３７０ Ｉ１０設備の透過
的なエミュレーションによって、この属性は拡張されＳ
／３７０に供される。
Ｓ／３７０には、それゆえ、オブジェクト位置型属性が
与えられている。そのユーザーは、５７８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
与えられている。そのユーザーは、５７８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
１つのモジュール中のＳ／３７０処理装置によって発行
されたＳ／３７０ Ｉ１０コマンドは、同一または他
の接続されたモジュール中にあるデータ・ファイルなど
にアクセスするために、同一モジュール中のＳ／３７０
処理装置に緊密に結合された関連５７８８処理装置によ
って（あるいは、モジュール９に相互接続され、マルチ
プロセッシングをサポートする５７８８仮想オペレーテ
イング・システムの同一のコピーによって制御される別
のＳ／８８処理装置によって）処理される。そのコマン
ドは、アクセスされたファイルを、要求側Ｓ／３７０処
理装置に戻すか、例えば別のファイルと組合せるために
それらを別のモジュールへと送る。
されたＳ／３７０ Ｉ１０コマンドは、同一または他
の接続されたモジュール中にあるデータ・ファイルなど
にアクセスするために、同一モジュール中のＳ／３７０
処理装置に緊密に結合された関連５７８８処理装置によ
って（あるいは、モジュール９に相互接続され、マルチ
プロセッシングをサポートする５７８８仮想オペレーテ
イング・システムの同一のコピーによって制御される別
のＳ／８８処理装置によって）処理される。そのコマン
ドは、アクセスされたファイルを、要求側Ｓ／３７０処
理装置に戻すか、例えば別のファイルと組合せるために
それらを別のモジュールへと送る。
Ｅ７．要約
このようにして、２つの仮想オペレーティング・システ
ム（Ｓ／３７０ ＶＭ、ＶＳＥ、またはｌＸ３７０及
びＳ／８８ ０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８０Ｓを走
らせ、そのシステムのフォールト・トレラント的側面を
処理する。
ム（Ｓ／３７０ ＶＭ、ＶＳＥ、またはｌＸ３７０及
びＳ／８８ ０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８０Ｓを走
らせ、そのシステムのフォールト・トレラント的側面を
処理する。
それと同時に、１つまたはそれ以上のＳ／３７０プロセ
ツサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８０Ｓによって、１乃至１６メガバ
イトの連続的なメモリが割り振られる。各Ｓ／３７０仮
想オペレーテイング・システムは、そのメモリ位置がア
ドレスＯで開始すると考え、そのメモリを、通常のＳ／
３７０動的メモリ割り振り及びベージング技術を用いて
管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモリ
空間にアクセスするのを防止するために限界チエツクさ
れる。Ｓ／８８は、Ｓ／８８が工１０７’−夕をＳ ／
３７０ Ｉ ／ ＯＲラフ ｙ ニ移動しなくては
ならないので、Ｓ／３７０アドレス空間にアクセスしな
くてはならない。５７８８オペレーテイング・システム
は、全てのハードウェア及びＩ１０装置に対して支配権
をもつ。単一システム環境において対等プロセッサ対は
、どちらのオペレーティング・システムをもあまり書き
直すことなく、めいめいのオペレーティング・システム
を実行する。
ツサがＳ／８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８０Ｓによって、１乃至１６メガバ
イトの連続的なメモリが割り振られる。各Ｓ／３７０仮
想オペレーテイング・システムは、そのメモリ位置がア
ドレスＯで開始すると考え、そのメモリを、通常のＳ／
３７０動的メモリ割り振り及びベージング技術を用いて
管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモリ
空間にアクセスするのを防止するために限界チエツクさ
れる。Ｓ／８８は、Ｓ／８８が工１０７’−夕をＳ ／
３７０ Ｉ ／ ＯＲラフ ｙ ニ移動しなくては
ならないので、Ｓ／３７０アドレス空間にアクセスしな
くてはならない。５７８８オペレーテイング・システム
は、全てのハードウェア及びＩ１０装置に対して支配権
をもつ。単一システム環境において対等プロセッサ対は
、どちらのオペレーティング・システムをもあまり書き
直すことなく、めいめいのオペレーティング・システム
を実行する。
Ｅ８．序論−従来のシステム／８８
本発明の実施例は、（ＶＭ、ＶＳＥ、ｌＸ３７０などの
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）１８Ｍシステム／３
７０（Ｓ／３７ｏ）が、単一システム・イメージのシス
テム７８８機能と、ホットプラグ可能性と、瞬間的エラ
ー検出と、工／○負荷分散と、故障分離及び動的再構成
可能性をもつＳ／３７０処理装置のフォールト・トレラ
ント動作を可能ならしめるような方法で、（Ｓ／８８シ
ステム命令を、フォールト・トレラント環境で、Ｓ／８
８オペレーテイング・システムの制御の下でフォールト
・トレラント的に実行する）ＩＢＭシステム／８８ （
Ｓ／８８）処理装置に緊密に結合されてなる好適な形式
に関して説明される。
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）１８Ｍシステム／３
７０（Ｓ／３７ｏ）が、単一システム・イメージのシス
テム７８８機能と、ホットプラグ可能性と、瞬間的エラ
ー検出と、工／○負荷分散と、故障分離及び動的再構成
可能性をもつＳ／３７０処理装置のフォールト・トレラ
ント動作を可能ならしめるような方法で、（Ｓ／８８シ
ステム命令を、フォールト・トレラント環境で、Ｓ／８
８オペレーテイング・システムの制御の下でフォールト
・トレラント的に実行する）ＩＢＭシステム／８８ （
Ｓ／８８）処理装置に緊密に結合されてなる好適な形式
に関して説明される。
インターナショナル・ビジネス・マシーンズ・コーポレ
ーションによって販売されている１８Ｍシステム７８８
は、１９８６年に発行された、ｌＢ１４ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊
行物に説明されている。モジュール１０（第６ＡＳ）を
含むシステム７８８のコンピュータ・システムは、高信
頼性オンライン・システム処理を必要とする顧客の要請
を満たすように設計された高可用性システムである。シ
ステム７８８は、２重化されたハードウェア・アーキテ
クチャを、フォールト・トレラント・システムを提供す
るように、複雑なオペレーティング・システム・ソフト
ウェアと結合する。システム７８８はまた、システム７
８８高速データ相互接続（Ｈ８ＤＩ）（第６Ｂ図）を通
じた多重システム／８８モジユール１０ａ、１０ｂ、１
０ｅ、及びシステム７８８ネツトワークを通じた（第６
ｅ図）モジュール１０ｄ乃至１０ｇの接続によって垂直
方向の拡張を与える。
ーションによって販売されている１８Ｍシステム７８８
は、１９８６年に発行された、ｌＢ１４ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊
行物に説明されている。モジュール１０（第６ＡＳ）を
含むシステム７８８のコンピュータ・システムは、高信
頼性オンライン・システム処理を必要とする顧客の要請
を満たすように設計された高可用性システムである。シ
ステム７８８は、２重化されたハードウェア・アーキテ
クチャを、フォールト・トレラント・システムを提供す
るように、複雑なオペレーティング・システム・ソフト
ウェアと結合する。システム７８８はまた、システム７
８８高速データ相互接続（Ｈ８ＤＩ）（第６Ｂ図）を通
じた多重システム／８８モジユール１０ａ、１０ｂ、１
０ｅ、及びシステム７８８ネツトワークを通じた（第６
ｅ図）モジュール１０ｄ乃至１０ｇの接続によって垂直
方向の拡張を与える。
システム７８８は、要素の故障が発生した時それがどこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム／
８８ハードウエア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
としない。すなわち、フォールト・トレランスは、ソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく達成される。システム７８８は、プロセッサ、
直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモリ
及びコントローラなとの主要な構成要素を複写（２重化
）することによってフォールト・トレランスを達成する
。もし２重化された要素が故障すると、その２重化され
た相手が自動的に処理を継続し、システムは末端ユーザ
ーに対して回層的であり続ける。システム／８８及びそ
のソフトウェア製品は、拡張の容易性と、ユーザー間の
資源の共有と、複雑な必要条件に対する解決を与えつつ
、末端ユーザーに対して単一システム・イメージを維持
するのである。
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム／
８８ハードウエア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
としない。すなわち、フォールト・トレランスは、ソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく達成される。システム７８８は、プロセッサ、
直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモリ
及びコントローラなとの主要な構成要素を複写（２重化
）することによってフォールト・トレランスを達成する
。もし２重化された要素が故障すると、その２重化され
た相手が自動的に処理を継続し、システムは末端ユーザ
ーに対して回層的であり続ける。システム／８８及びそ
のソフトウェア製品は、拡張の容易性と、ユーザー間の
資源の共有と、複雑な必要条件に対する解決を与えつつ
、末端ユーザーに対して単一システム・イメージを維持
するのである。
単一システム・イメージは、ネットワークまたはＬＡＮ
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
適切な計画により、システム／８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／８８Ｈ３ＤＩを使用して複数の処理モ
ジュールをシステムに結合し、システム７８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／８８Ｈ３ＤＩを使用して複数の処理モ
ジュールをシステムに結合し、システム７８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
システム７８８処理モジユールは、第６Ａ図に示すよう
に、完全な、単独コンピュータである。
に、完全な、単独コンピュータである。
システム７８８システムは、単一モジュールであるか、
または、第６Ｂ図に示すようにＩＢＭＨ３，ＤＩを用い
た、ローカル・ネットワークである。遠隔伝送設備を使
用したシステム／８８ネツトワークは、ユーザーに対し
て単一システム・イメージを形成するように複数のシス
テムを相互接続するために使用される設備である。長距
離ネットワークを形成するために、通信回線によって、
２つまたはそれ以上のシステムを相互接続することがで
きる。この接続は、ＷｊＬ接ケーブル、リースされた電
話回線、またはＸ、２５ネツトワークを通じて行うこと
ができる。システム／８８ネツトワークは、遠隔資源に
対する参照を検出し、ユーザーには完全に透過的に、モ
ジュールとシステムの間でメツセージを経路指示する。
または、第６Ｂ図に示すようにＩＢＭＨ３，ＤＩを用い
た、ローカル・ネットワークである。遠隔伝送設備を使
用したシステム／８８ネツトワークは、ユーザーに対し
て単一システム・イメージを形成するように複数のシス
テムを相互接続するために使用される設備である。長距
離ネットワークを形成するために、通信回線によって、
２つまたはそれ以上のシステムを相互接続することがで
きる。この接続は、ＷｊＬ接ケーブル、リースされた電
話回線、またはＸ、２５ネツトワークを通じて行うこと
ができる。システム／８８ネツトワークは、遠隔資源に
対する参照を検出し、ユーザーには完全に透過的に、モ
ジュールとシステムの間でメツセージを経路指示する。
ホットプラグ可能性とは、システム動作を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム／８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客りこ対する恩恵として、
タイムリーに修理できることと、保守コストが低いこと
がある。
となく多くのハードウェア交換を可能ならしめるもので
ある。システム／８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客りこ対する恩恵として、
タイムリーに修理できることと、保守コストが低いこと
がある。
システム／８８は、フォールト・トレラント、連続動作
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム／８
８オペレーテイング・システムのアップグレード、ハー
ドウェア構成の変更（主記憶の追加）、またはある種の
サービス手続がある。
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム／８
８オペレーテイング・システムのアップグレード、ハー
ドウェア構成の変更（主記憶の追加）、またはある種の
サービス手続がある。
２重化されたシステム７８８の要素とシステム／８８ソ
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故障または故障時点の過渡エラ
ーを検出し、それをアプリケーション・プログラムまた
はデータに伝搬しないようにする。データは汚染から保
護され、システムの完全性が維持される。各要素は、自
己のエラー検出論理及び診断手段をもっている。このエ
ラー検出論理は、各マシン・サイクルの並列動作の結果
を比較する。
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故障または故障時点の過渡エラ
ーを検出し、それをアプリケーション・プログラムまた
はデータに伝搬しないようにする。データは汚染から保
護され、システムの完全性が維持される。各要素は、自
己のエラー検出論理及び診断手段をもっている。このエ
ラー検出論理は、各マシン・サイクルの並列動作の結果
を比較する。
もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム７８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
低い保守コストから恩恵を受ける訳である。
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム７８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
低い保守コストから恩恵を受ける訳である。
システム／８８は一般的には、米国特許第４４５３２１
５号、同第４５９７０８４号、同第４６５４８５７号及
び同第４８１６９９０号に基づく。米国特許第４４５３
２１５号の一部が本願の第７図及び第８図に図式的に示
されている。
５号、同第４５９７０８４号、同第４６５４８５７号及
び同第４８１６９９０号に基づく。米国特許第４４５３
２１５号の一部が本願の第７図及び第８図に図式的に示
されている。
第７図及び第８図のコンピュータ・システムは、処理装
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置！２０．２４．３２と、モジュールの複数の装置
の間の全ての情報を与える単一のバス構造をもつプロセ
ッサ・モジュールを有する。各プロセッサ・モジュール
内のバス構造は、２重化対バスＡ、Ｂをもち、各機能ユ
ニット１２．１６．２０．２４．３２も同一の相手ユニ
ットをもつ。非同期周辺装置によって動作する制御装置
以外の各ユニットは、通常、その相手ユニットと、ステ
ップをロックされて同期的に動作する。例えば、プロセ
ッサ・モジュールの２つのメモリ・ユニット１６．１８
は通常、ともに２つの対バスＡ、Ｂを駆動し、ともにバ
ス構造３ｏによって完全に同期して駆動される。
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置！２０．２４．３２と、モジュールの複数の装置
の間の全ての情報を与える単一のバス構造をもつプロセ
ッサ・モジュールを有する。各プロセッサ・モジュール
内のバス構造は、２重化対バスＡ、Ｂをもち、各機能ユ
ニット１２．１６．２０．２４．３２も同一の相手ユニ
ットをもつ。非同期周辺装置によって動作する制御装置
以外の各ユニットは、通常、その相手ユニットと、ステ
ップをロックされて同期的に動作する。例えば、プロセ
ッサ・モジュールの２つのメモリ・ユニット１６．１８
は通常、ともに２つの対バスＡ、Ｂを駆動し、ともにバ
ス構造３ｏによって完全に同期して駆動される。
コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が冬ユニット内のハードウェア動
作を監視し、二ニット間の情報転送をチエツクする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたバスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたバスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のバスまたはユニットの相手側のバスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送を反
復することができる。
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が冬ユニット内のハードウェア動
作を監視し、二ニット間の情報転送をチエツクする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたバスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたバスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のバスまたはユニットの相手側のバスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送を反
復することができる。
コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
この機能的ユニット冗長性は、どれかのユニットで故障
が生じた時、モジュールが動作を継続するのを可能なら
しめる。−数的に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、トレカのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報全転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。
が生じた時、モジュールが動作を継続するのを可能なら
しめる。−数的に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、トレカのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報全転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。
フォールト・トレラント動作を与えるための、モジュー
ル内の機能ユニットの双対２重化に加えて、プロセッサ
・モジュール内の各ユニットは、−数的に、データ転送
に関連するハードウェアの複製をもつ。この機能ユニッ
ト内の複製の目的は、別のユニットとは独立に、そのユ
ニット内でｔ［をテストすることにある。エラー検出構
造などの、モジュール内の別の構造は、−数的には２重
化されない。
ル内の機能ユニットの双対２重化に加えて、プロセッサ
・モジュール内の各ユニットは、−数的に、データ転送
に関連するハードウェアの複製をもつ。この機能ユニッ
ト内の複製の目的は、別のユニットとは独立に、そのユ
ニット内でｔ［をテストすることにある。エラー検出構
造などの、モジュール内の別の構造は、−数的には２重
化されない。
プロセッサ・モジュールの全てのユニットにサービスを
行う共通バス構造は、好適には、前述の２レベルの複製
と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを形
成する３組の導体をもつ。Ａ及びＢバスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸバスの導体は、−数的には、タイミング、
エラー状態、及び電力なとの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣバスは、相手のユニ
ットとの間のローカル通信のために設けられている。
行う共通バス構造は、好適には、前述の２レベルの複製
と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを形
成する３組の導体をもつ。Ａ及びＢバスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸバスの導体は、−数的には、タイミング、
エラー状態、及び電力なとの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣバスは、相手のユニ
ットとの間のローカル通信のために設けられている。
プロセッサ・モジコールは、ユニットの２重化部分の動
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなどの、各機能スニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、バス構造へ情報を転送しないように分離する。
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなどの、各機能スニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、バス構造へ情報を転送しないように分離する。
このことは、プロセッサ・モジュールの他の機能二ニッ
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももつ。この段では、処理装置
は寧ろ、障害全検出するためのパリティ技術を採用する
。
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももつ。この段では、処理装置
は寧ろ、障害全検出するためのパリティ技術を採用する
。
ランダム・アクセス・メモリ装置１６は、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がバス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がバス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ・ユニット１６にはまた、２！！化されたバス導
体、すなわちバスＡ及びバスＢをチエツクする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするパリティ・チエッカをもっている。さらに、コン
パレータが、パスＡ上の全ての信号を、Ｂパス上の全て
のデータと比較する。このようにしてどちらかのバスが
故障していることを検出すると、メモリ・ユニットは、
Ｘバスによって、モジュールの他のユニットに、故障し
ていない側のバスにのみ従うように通知する。
体、すなわちバスＡ及びバスＢをチエツクする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするパリティ・チエッカをもっている。さらに、コン
パレータが、パスＡ上の全ての信号を、Ｂパス上の全て
のデータと比較する。このようにしてどちらかのバスが
故障していることを検出すると、メモリ・ユニットは、
Ｘバスによって、モジュールの他のユニットに、故障し
ていない側のバスにのみ従うように通知する。
プロセッサ・モジュールのための周辺制御ユニットは、
共通バス構造との接続のためのバス・インターフェース
区画と、「駆動」及び「チエツク」と称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ５２ａ、６２ｂを
動作させるためのディスク制御ユニット２０．２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４．
２６と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨ３Ｄ Ｉ制御ユニット３２．３４が存在する。各側
で、バス・インターフェース区画が、ＡバスまたはＢバ
スの駆動及びチエツク制御区画に人力信号を供給し、バ
ス構造のある入力信号の論理エラーをテストし、駆動及
びチエツク・チャネルからの信号出力の同一性をチエツ
クする。冬周辺制御二ニット中の駆動制御区画は、その
ユニットにサービスするＩ／Ｏ装置に適切な、制御、ア
ドレス、状況及びデータ操作機能を与える。そのユニッ
トのデータ制御区画は、駆動制御区画をチエツクする、
という目的のためには実質的に同一である。各制御ユニ
ットの周辺インターフェース区画は、制御ユニットと、
周辺装置の間を通過する信号にエラーがないかどうかを
テストするためのパリティ及びコンパレータ装置の組み
合わせをもつ。
共通バス構造との接続のためのバス・インターフェース
区画と、「駆動」及び「チエツク」と称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ５２ａ、６２ｂを
動作させるためのディスク制御ユニット２０．２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４．
２６と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨ３Ｄ Ｉ制御ユニット３２．３４が存在する。各側
で、バス・インターフェース区画が、ＡバスまたはＢバ
スの駆動及びチエツク制御区画に人力信号を供給し、バ
ス構造のある入力信号の論理エラーをテストし、駆動及
びチエツク・チャネルからの信号出力の同一性をチエツ
クする。冬周辺制御二ニット中の駆動制御区画は、その
ユニットにサービスするＩ／Ｏ装置に適切な、制御、ア
ドレス、状況及びデータ操作機能を与える。そのユニッ
トのデータ制御区画は、駆動制御区画をチエツクする、
という目的のためには実質的に同一である。各制御ユニ
ットの周辺インターフェース区画は、制御ユニットと、
周辺装置の間を通過する信号にエラーがないかどうかを
テストするためのパリティ及びコンパレータ装置の組み
合わせをもつ。
通信制御ユニット２４などの、同期的Ｉ１０装置により
動作する周辺制御二ニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０．２２は、異なる非同
期ディスク・メモリにより動作するので、その同期は限
定的である。
動作する周辺制御二ニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０．２２は、異なる非同
期ディスク・メモリにより動作するので、その同期は限
定的である。
対のディスク制御ユニット２０．２２は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
モジュールのための電源ユニットは、２つのバルク電源
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。
このように／、１つのバルク電源が、バス構造の１つの
２重化部分と、２つの対メモリ・ユニットの１つと、周
辺制御ユニットの多対の１つのユニットに給電する。バ
ルクＮ ｇはまた、プロセッサ・モジュールの非２重化
ユニットにも電力を与える。このモジュールの各ユニッ
トは、１つのバルク電源から動作電力を受取り、そのユ
ニットが必要とする動作電圧を発生する電力供給段をも
つ。
２重化部分と、２つの対メモリ・ユニットの１つと、周
辺制御ユニットの多対の１つのユニットに給電する。バ
ルクＮ ｇはまた、プロセッサ・モジュールの非２重化
ユニットにも電力を与える。このモジュールの各ユニッ
トは、１つのバルク電源から動作電力を受取り、そのユ
ニットが必要とする動作電圧を発生する電力供給段をも
つ。
この電力供給段は、さらに、供給電圧を監視する。そし
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからバス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、バス構造への障害的な情報
の伝送をもたらすのを防止する。
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからバス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、バス構造への障害的な情報
の伝送をもたらすのを防止する。
プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして、障害が検出される際の情報転送
を禁止する。
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして、障害が検出される際の情報転送
を禁止する。
しかし、このモジュールは、中断または遅延なく動作を
継続することができ、非禁止相手ユニットから情報転送
を行う。
継続することができ、非禁止相手ユニットから情報転送
を行う。
一般的には、動作時間がより重要である中央処理装置と
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、とのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのパス調停手段が設けられている。
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに直ぐ前の情報転送を無視するように報知する信号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、とのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのパス調停手段が設けられている。
Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジユール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／８８ユニツト１２．１４に置き換えられた時、新規且
つ独特のＳ／３７０モジユール９を形成する。そのよう
な独特のモジュール９が、モジュール１０のための、第
６Ｂ及び６０図に示すのと同様の様式でＳ／８８ Ｈ
ＳＤＩとネットワークによって相互接続されている時、
それらは、フォールト・トレランスと、単一システム・
イメージと、ホットプラグ可能性と、同一モジュール内
の複数Ｓ／８８処理装置間でのＩ１０負荷共有などの５
７８８の機能をもつ（Ｓ／８８複合体でなくて）Ｓ／３
７０複合体を形成する。
ォールト・トレラントＳ／３７０モジユール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／８８ユニツト１２．１４に置き換えられた時、新規且
つ独特のＳ／３７０モジユール９を形成する。そのよう
な独特のモジュール９が、モジュール１０のための、第
６Ｂ及び６０図に示すのと同様の様式でＳ／８８ Ｈ
ＳＤＩとネットワークによって相互接続されている時、
それらは、フォールト・トレランスと、単一システム・
イメージと、ホットプラグ可能性と、同一モジュール内
の複数Ｓ／８８処理装置間でのＩ１０負荷共有などの５
７８８の機能をもつ（Ｓ／８８複合体でなくて）Ｓ／３
７０複合体を形成する。
特に、独自モジュール９の相手ユニット２１、２３中の
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下で５７３７０命令を実行し
、相互接続された５７８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムと連結した５７８８オペレー
テイング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８周辺装置と連結したＳ／３７０ Ｉ１０
１００全てを実行する。
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下で５７３７０命令を実行し
、相互接続された５７８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムと連結した５７８８オペレー
テイング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８周辺装置と連結したＳ／３７０ Ｉ１０
１００全てを実行する。
さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０複数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０−５／８８プロセツサ対ユニツト２
５及び２７と、２９及び３１を収容することができる。
内でのＳ／３７０複数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０−５／８８プロセツサ対ユニツト２
５及び２７と、２９及び３１を収容することができる。
さらに、対ユニット２１．２３と、２５．２７と、２９
．３１内のＳ／３７０プロセツサは、各組対毎に異なる
５７３７０オペレーテイング・システムの下で動作する
ことができる。
．３１内のＳ／３７０プロセツサは、各組対毎に異なる
５７３７０オペレーテイング・システムの下で動作する
ことができる。
Ｅｌ、０．２ｍ！化プロセッサ対ユニット２１．２３の
一般的説明 第８図は、Ｓ／３７．０及びＳ／８８プロセツサをユニ
ット２１内で相互接続するための好適な形式を示す図で
ある。
一般的説明 第８図は、Ｓ／３７．０及びＳ／８８プロセツサをユニ
ット２１内で相互接続するための好適な形式を示す図で
ある。
ユニット２１の下部分は、各プロセッサ要素の対６０．
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１５号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４６３
２１５号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するために
、参照番号６０及び６２のヒころに双対プロセッサが設
けられている。
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１５号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４６３
２１５号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するために
、参照番号６０及び６２のヒころに双対プロセッサが設
けられている。
本発明では、その両方の機能が、単一のマイクロプロセ
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、ＭＣ６８０２０Ｕｓｅｒｓ Ｍａｎｎｕ
ａｌ、第３版に説明されている。
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、ＭＣ６８０２０Ｕｓｅｒｓ Ｍａｎｎｕ
ａｌ、第３版に説明されている。
このように、各プロセッサ要素（ＰＥ）６０及び６２は
、好適にはモトローラＭＣ６８０２０マイクロプロセツ
サである。マルチプレクサ（ＭＰＬＸ＞６１．６３がプ
ロセッサ要素６０．６２を、米国特許第４４５３２１５
号に詳述されるような方法で、アドレス／データ／制御
Ａ及びＢバスとトランシーバ１２ｅによってパス構造３
０に接続する。また、要素６０．６２のためにローカル
制御６４．６６と仮想記憶マツプ１２ｅが設けられてい
る。コンパレータ（比較）１２ｆは、パス３０とプロセ
ッサ要素６０．６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらす障害をチエツクする。その信号の不一致は、コン
パレータ１２ｆから共通制御回路８６へ至るエラー信号
を引き起こし、共通制御回路８６は、バス構造３０のＸ
バス上にエラー信号を送出し、処理ユニット１２を切り
放すためにトランシーバ１２ｅ中のドライバ（ｒ：ｆＡ
示しない）を無効化する。クランプ回路８９．９０は、
ユニット１２の電力障害に応答して、ユニット１２から
の全ての出力線をアースにクランプする。これらの要素
は、米国特許第４４５３２１６号に詳述されている。
、好適にはモトローラＭＣ６８０２０マイクロプロセツ
サである。マルチプレクサ（ＭＰＬＸ＞６１．６３がプ
ロセッサ要素６０．６２を、米国特許第４４５３２１５
号に詳述されるような方法で、アドレス／データ／制御
Ａ及びＢバスとトランシーバ１２ｅによってパス構造３
０に接続する。また、要素６０．６２のためにローカル
制御６４．６６と仮想記憶マツプ１２ｅが設けられてい
る。コンパレータ（比較）１２ｆは、パス３０とプロセ
ッサ要素６０．６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらす障害をチエツクする。その信号の不一致は、コン
パレータ１２ｆから共通制御回路８６へ至るエラー信号
を引き起こし、共通制御回路８６は、バス構造３０のＸ
バス上にエラー信号を送出し、処理ユニット１２を切り
放すためにトランシーバ１２ｅ中のドライバ（ｒ：ｆＡ
示しない）を無効化する。クランプ回路８９．９０は、
ユニット１２の電力障害に応答して、ユニット１２から
の全ての出力線をアースにクランプする。これらの要素
は、米国特許第４４５３２１６号に詳述されている。
第８図の上方部分は、Ｓ／３７０プロセツサ要素８５．
８７の対をＳ／８８バス構造、及び５７８８プロセッサ
要素６０，８２に接続する好適な形式を示す図である。
８７の対をＳ／８８バス構造、及び５７８８プロセッサ
要素６０，８２に接続する好適な形式を示す図である。
プロセッサ要素８５．８７は、マルチプレクサ７１．７
３及びトランシーバ１３を介して、要素６０．６２がパ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
３及びトランシーバ１３を介して、要素６０．６２がパ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
コンパレータ（比較回路）１５（第３２Ａ及び３２Ｂ図
に詳述）と、クランプ回路７７及び７９と、共通制御７
Ｓが設けられ、制御回路８ｅは、プロセッサ要素６０．
６２のＳ／８８割り込み機構に結合されている。Ｓ／３
７０プロセツサ８５．８７とその関連ハードウェアは、
エラー処理と回復を行うためにＳ／８８を使用する。こ
のため、共通制御回路７５は、共通制御回路８８が、比
較回路１５によって検出されたエラーを処理することを
可能ならしめるために、線９５を介シテ共通制御回路８
Ｇに結合される。この結合線９５はまた、共通制御７５
及び８６が、どちらかのプロセッサ対にエラーが生じた
場合に、その両方のプロセッサを切り放すことを可能な
らしめる。
に詳述）と、クランプ回路７７及び７９と、共通制御７
Ｓが設けられ、制御回路８ｅは、プロセッサ要素６０．
６２のＳ／８８割り込み機構に結合されている。Ｓ／３
７０プロセツサ８５．８７とその関連ハードウェアは、
エラー処理と回復を行うためにＳ／８８を使用する。こ
のため、共通制御回路７５は、共通制御回路８８が、比
較回路１５によって検出されたエラーを処理することを
可能ならしめるために、線９５を介シテ共通制御回路８
Ｇに結合される。この結合線９５はまた、共通制御７５
及び８６が、どちらかのプロセッサ対にエラーが生じた
場合に、その両方のプロセッサを切り放すことを可能な
らしめる。
ユニット２１中のＳ／３７０プロセツサ装置の好適な構
成は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、バス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１６に結
合する。
成は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、バス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１６に結
合する。
インターフェース８９．９１は、Ｓ／３７０プロセツサ
要素８５．８７をそれぞれ、５７８８プロセツサ要素６
２．６０のプロセッサ・バスに結合する。
要素８５．８７をそれぞれ、５７８８プロセツサ要素６
２．６０のプロセッサ・バスに結合する。
相手のプロセッサ・ユニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０１６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一の５７８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０１６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一の５７８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
同様に、ユニット２１中の２つのプロセッサ要素８５．
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
ユニット２１または２３にエラーが生じた場合、そのユ
ニットは、別のユニットによるフォールト・トレラント
動作の継続を可能ならしめるために、サービスから除去
される。
ニットは、別のユニットによるフォールト・トレラント
動作の継続を可能ならしめるために、サービスから除去
される。
さて、Ｓ／３７０処理ユニツトのある特定の実現構成に
ついて以下説明するけれども、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、ＩｌＢ１１１Ｓｙｓｔｅ／３７０Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆＯｐｅｒａｔｉｏｎ （発行番号ＧＡ
２２−７０００−１０、第１１版、１９８７年９月）に
記述されている必要条件と互換な別の実現構成を使用し
てもよいことが理解されよう。
ついて以下説明するけれども、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、ＩｌＢ１１１Ｓｙｓｔｅ／３７０Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆＯｐｅｒａｔｉｏｎ （発行番号ＧＡ
２２−７０００−１０、第１１版、１９８７年９月）に
記述されている必要条件と互換な別の実現構成を使用し
てもよいことが理解されよう。
第９Ａ及び第９Ｂ図は、第８図のプロセッサ・ユニット
２１のＳ／３７０及びＳ／８８構戒要素の物理的パッケ
ージングの一形態を示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１０１上に取
り付けられ、対の処理要素６０．６２を含むＳ／８８要
素が別のボード１０２上に取り付けられる。２つのボー
ド１０１及び１０２は、サンドイッチ対１０３を形成す
るように互いに剛性的に接着され、モジュール９の背面
パネル（図示しない）の２つのスロットに挿入するよう
に適合され、慣用的な背面パネル結線技術によって、ボ
ード１０１及び１０２上の要素が、第８図及び米国特許
第４４５３２１５号に示されているように、互いに且つ
パス構造３０に接続される。
２１のＳ／３７０及びＳ／８８構戒要素の物理的パッケ
ージングの一形態を示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１０１上に取
り付けられ、対の処理要素６０．６２を含むＳ／８８要
素が別のボード１０２上に取り付けられる。２つのボー
ド１０１及び１０２は、サンドイッチ対１０３を形成す
るように互いに剛性的に接着され、モジュール９の背面
パネル（図示しない）の２つのスロットに挿入するよう
に適合され、慣用的な背面パネル結線技術によって、ボ
ード１０１及び１０２上の要素が、第８図及び米国特許
第４４５３２１５号に示されているように、互いに且つ
パス構造３０に接続される。
Ｓ／３７０プロセツサの、Ｓ／８８プロセツサに対する
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／８
８仮想記憶空間のあるものを利用するＳ／８８とコマン
ド及びデータを交換することを可能ならしめる機構につ
いて簡単に説明しておくことは、本発明の理解を助ける
であろう。これらの機構については後でも詳細に説明す
る。
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／８
８仮想記憶空間のあるものを利用するＳ／８８とコマン
ド及びデータを交換することを可能ならしめる機構につ
いて簡単に説明しておくことは、本発明の理解を助ける
であろう。これらの機構については後でも詳細に説明す
る。
第１Ｏ図は、１つのモジュール９の記憶管理ユニット１
０５による、実記憶１Ｇに対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、領域１０９（アドレス００
７ＥＯ０００から００７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセツサ要素を、ユニット２１などのプロセッサ・ユ
ニット中の５７８８プロセツサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９は、通常のシステム動作の間５
７８８オペレーティング・システムに対して透過的にな
されている。この空間１０９の用途については後で詳細
に説明する。
０５による、実記憶１Ｇに対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、領域１０９（アドレス００
７ＥＯ０００から００７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセツサ要素を、ユニット２１などのプロセッサ・ユ
ニット中の５７８８プロセツサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９は、通常のシステム動作の間５
７８８オペレーティング・システムに対して透過的にな
されている。この空間１０９の用途については後で詳細
に説明する。
システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１６内に、ユニット２１及び２３など
の岨（ｐａｒｔｎｅｒｅｄ） ユニット中の４つのＳ／
３７０プロセツサ要素からなる各セット毎に、Ｓ／３７
０主記憶領域を割当てる。こうして、組みユニット２１
．２３と、２５．２７と、２９．３１のそれぞれに、３
つのＳ／３７０主記憶領域１６２．１６３及び１６４が
設けられる。
／８８主記憶装置１６内に、ユニット２１及び２３など
の岨（ｐａｒｔｎｅｒｅｄ） ユニット中の４つのＳ／
３７０プロセツサ要素からなる各セット毎に、Ｓ／３７
０主記憶領域を割当てる。こうして、組みユニット２１
．２３と、２５．２７と、２９．３１のそれぞれに、３
つのＳ／３７０主記憶領域１６２．１６３及び１６４が
設けられる。
組みのユニット内のＳ／８８プロセツサ要素は、米国特
許第４４５３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。
許第４４５３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。
Ｓ／３７０記憶領域１６２乃至１６４は、後述するよう
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、５７８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、５７８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
Ｓ／３７０システムは仮想システムであるので、それは
アドレス変換を介して主記憶領域にアクセスする。＠の
主記憶装置１８も、同一のＳ／３７０主記憶領填（図示
しない）を必要とする。各Ｓ／３７０プロセツサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それが５７８８主記憶にアクセスしようと
する試みであるならエラー信号を発生する。Ｓ／８８プ
ロセツサはしかし、Ｓ／８８プロセツサ要素がそれのＳ
／３７０プロセツサ要素のためのＩ１０コントローラと
して動作するときに、Ｓ／３７０ Ｉ１０１００間に
、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶領域に
アクセス”（またはアクセスを導く）ことができる。
アドレス変換を介して主記憶領域にアクセスする。＠の
主記憶装置１８も、同一のＳ／３７０主記憶領填（図示
しない）を必要とする。各Ｓ／３７０プロセツサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それが５７８８主記憶にアクセスしようと
する試みであるならエラー信号を発生する。Ｓ／８８プ
ロセツサはしかし、Ｓ／８８プロセツサ要素がそれのＳ
／３７０プロセツサ要素のためのＩ１０コントローラと
して動作するときに、Ｓ／３７０ Ｉ１０１００間に
、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶領域に
アクセス”（またはアクセスを導く）ことができる。
Ｅｌ １．Ｓ／３７０及びＳ／８８プロセツサ要素の結
合 １８１１は、ユニット２１．２３のおのおので２つずつ
の組みとなった、プロセッサ要素８５なとの４つのＳ／
３７０プロセツサ要素と、ユニット２１．２３のおのお
ので２つずつの組みとなった、プロセッサ要素６８など
の４つのプロセラサス素Ｓ／８８が与えられ、それらが
、全ての５７３７０プロセツサ要素が同時に同一のＳ／
３７０命令を実行し、全ての５７８８プロセツサ要素が
同時に同一のＳ／８８命令を実行するように結合される
様子を図式的に示している。このように、４つのＳ／３
７０プロセツサは全て、プログラム実行に関する限り、
１つのＳ／３７０プロセツサ・ユニットとして動作する
。同様に、４つのＳ／８８プロセツサ要素は全て、１つ
の５７８８プロセツサ・ユニットとして働く。
合 １８１１は、ユニット２１．２３のおのおので２つずつ
の組みとなった、プロセッサ要素８５なとの４つのＳ／
３７０プロセツサ要素と、ユニット２１．２３のおのお
ので２つずつの組みとなった、プロセッサ要素６８など
の４つのプロセラサス素Ｓ／８８が与えられ、それらが
、全ての５７３７０プロセツサ要素が同時に同一のＳ／
３７０命令を実行し、全ての５７８８プロセツサ要素が
同時に同一のＳ／８８命令を実行するように結合される
様子を図式的に示している。このように、４つのＳ／３
７０プロセツサは全て、プログラム実行に関する限り、
１つのＳ／３７０プロセツサ・ユニットとして動作する
。同様に、４つのＳ／８８プロセツサ要素は全て、１つ
の５７８８プロセツサ・ユニットとして働く。
それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、以下の説明は、主
として１つのＳ／３７０プロセツサ要素８５及び１つの
Ｓ／８８プロセツサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。
ついて説明が必要である場合を除き、以下の説明は、主
として１つのＳ／３７０プロセツサ要素８５及び１つの
Ｓ／８８プロセツサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。
同様に、例えばマルチプレクサ６１．６３．７１．７３
及びトランシーバ１２ｅ、１１による、バス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい。
及びトランシーバ１２ｅ、１１による、バス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい。
それゆえ、第１１図は、プロセッサ・バス１７０と、Ｓ
／３７０記憶管理ユニツト８１を含む第１の経路によっ
て、システム・バス３０及びＳ／８８記憶１６にプロセ
ッサ要素８５が結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素６２のプロ
セッサ・バス１６１に結合されているものとして示され
ている。プロセッサ要素８５は、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２からデータ及び命令
をフェッチ（及び記憶）するｔ−めのＳ／３７０プログ
ラム実行の間に第１の経路を使用する。また、プロセッ
サ要素６２は、インターフェース８９を含む第２の経路
上で、プロセッサ要素８５のためのＳ／３７０ Ｉ１
０１００実行する。
／３７０記憶管理ユニツト８１を含む第１の経路によっ
て、システム・バス３０及びＳ／８８記憶１６にプロセ
ッサ要素８５が結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素６２のプロ
セッサ・バス１６１に結合されているものとして示され
ている。プロセッサ要素８５は、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２からデータ及び命令
をフェッチ（及び記憶）するｔ−めのＳ／３７０プログ
ラム実行の間に第１の経路を使用する。また、プロセッ
サ要素６２は、インターフェース８９を含む第２の経路
上で、プロセッサ要素８５のためのＳ／３７０ Ｉ１
０１００実行する。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０（第１１１１）は、プロセッサ要素８５と、クロッ
ク１５２と、ディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１
５３と、バス・アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットを記憶するため
の制御記憶１７１のための個別の機能チップを含む。こ
のＳ／３７０チツプは、インターナショナル・ビジネス
・マシーンズ・コーポレーションによって販売されてい
る、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０などの
〉既存のＳ／３７０オペレーテイング・システムのどれ
かによって動作されるように適合することができる。
５０（第１１１１）は、プロセッサ要素８５と、クロッ
ク１５２と、ディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１
５３と、バス・アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットを記憶するため
の制御記憶１７１のための個別の機能チップを含む。こ
のＳ／３７０チツプは、インターナショナル・ビジネス
・マシーンズ・コーポレーションによって販売されてい
る、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０などの
〉既存のＳ／３７０オペレーテイング・システムのどれ
かによって動作されるように適合することができる。
キャッシュ・コントローラ１５３は、記憶制御インター
フェース（ＳＴＣＩ）１５５とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。バス・アダプタ１５４及
びバス制御ユニット（ＢＣＵ）１．．５６は、プロセッ
サ要素インターフェース８９のためのプロセッサ要素を
含む。
フェース（ＳＴＣＩ）１５５とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。バス・アダプタ１５４及
びバス制御ユニット（ＢＣＵ）１．．５６は、プロセッ
サ要素インターフェース８９のためのプロセッサ要素を
含む。
好適な実施例においては、プロセッサ要素８５などのＳ
／３７０ＣＰＵは、３２ビツト・データ、フローと、３
２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボー
ト・データ・ローカル記憶中の３２ビツト・レジスタと
、８バイトＳ／３７０命令バツフアをもつ３２ビツト・
マイクロプロセッサである。Ｓ／３７０命令は、ハード
ウェア中で実行されるかまたは、マイクロ命令によって
解釈される。チップ１５３は、Ｓ／３７０プログラム命
令及びデータと、関連記憶制御機能のためのキャッシュ
記憶を与える。チップ１５３は、プロセッサ要素８５が
そのプログラム命令を実行するときに、プロセッサ要素
８５から発行すれる全ての記憶要求を処理する。チップ
１５３はまた、Ｉ１０データの転送時に、バス・アダプ
タ１５４からの要求をも処理する。
／３７０ＣＰＵは、３２ビツト・データ、フローと、３
２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのボー
ト・データ・ローカル記憶中の３２ビツト・レジスタと
、８バイトＳ／３７０命令バツフアをもつ３２ビツト・
マイクロプロセッサである。Ｓ／３７０命令は、ハード
ウェア中で実行されるかまたは、マイクロ命令によって
解釈される。チップ１５３は、Ｓ／３７０プログラム命
令及びデータと、関連記憶制御機能のためのキャッシュ
記憶を与える。チップ１５３は、プロセッサ要素８５が
そのプログラム命令を実行するときに、プロセッサ要素
８５から発行すれる全ての記憶要求を処理する。チップ
１５３はまた、Ｉ１０データの転送時に、バス・アダプ
タ１５４からの要求をも処理する。
バス・アダプタ１５４及びＢＣＵ１５６は、入出力動作
の間に、内部Ｓ／３７０プロセツサ・バス１７０をＳ／
８８プロセツサ・バス１６１に直接に（あるいは緊密に
）相互接続するための論理及び制御を与える。ＢＣＵ１
６Ａ！ｆ、プロセッサ要素８５及び６２のプロセッサ・
バスを互いに直接結合するための主要な機構である。後
述するように、プロセッサ要素８５及び６２の間でデー
タ及ヒコマンドを転送するために、プロセッサ要素６２
がその関連システム・ハードウェアから「切り放された
」とき、５７８８プロセツサ要素（ＰＥ）６２と対話す
るのがこのハードウェア機構である。
の間に、内部Ｓ／３７０プロセツサ・バス１７０をＳ／
８８プロセツサ・バス１６１に直接に（あるいは緊密に
）相互接続するための論理及び制御を与える。ＢＣＵ１
６Ａ！ｆ、プロセッサ要素８５及び６２のプロセッサ・
バスを互いに直接結合するための主要な機構である。後
述するように、プロセッサ要素８５及び６２の間でデー
タ及ヒコマンドを転送するために、プロセッサ要素６２
がその関連システム・ハードウェアから「切り放された
」とき、５７８８プロセツサ要素（ＰＥ）６２と対話す
るのがこのハードウェア機構である。
クロック・チップ１５２（第１２図）は、クロック信号
発生のための集中化論理を使用し、別のチップ８５．１
５１．１５３及び１５４のおのおのに適切なりロック信
号を供給する。クロック１５２は一方、Ｓ／３７０プロ
セツサ要素８５とＳ／８８プロセツサ要素６２の両方を
同期させるために、システム７８８バス３０からのクロ
ック信号によって制御される。
発生のための集中化論理を使用し、別のチップ８５．１
５１．１５３及び１５４のおのおのに適切なりロック信
号を供給する。クロック１５２は一方、Ｓ／３７０プロ
セツサ要素８５とＳ／８８プロセツサ要素６２の両方を
同期させるために、システム７８８バス３０からのクロ
ック信号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つの
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キヤツ
シユ・コントローラ１５３及びＳ／８８システム・バス
３０と通信しなくてはならないＳＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２重化された相手ユニットとロックステップで走ら
なくてはならない。最適な性能及び機能性を維持しつつ
上述の必要条件を実現するためのタスクは、異なるクロ
ック源の同期化を要する。
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キヤツ
シユ・コントローラ１５３及びＳ／８８システム・バス
３０と通信しなくてはならないＳＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２重化された相手ユニットとロックステップで走ら
なくてはならない。最適な性能及び機能性を維持しつつ
上述の必要条件を実現するためのタスクは、異なるクロ
ック源の同期化を要する。
好適な実施例では、Ｓ／８８システム・クロック３８（
第７図）が、共通バス坪造３０に接続された全ての装置
によって受：ｊ収られ、２つのＳ／８８クロツク・サイ
クルがバス３ｏのサイクル毎に決定される。このシステ
ム・クロック３８は、そのバス上の同期的通信を保証し
、個々のプロセッサまたはコントローラによって、その
システム・クロックに基づき内部クロック周波数源を作
成するために使用される。Ｓ／３７０ハードウエアは、
Ｓ／３７０クロツク・チップ１５２への発振器入力を利
用し、Ｓ／３７０クロツク・チップ１５２は、それぞれ
別のＳ／３７０チツプ８５．１５１．１５３．１５４．
１５５に対する固有のクロックの組を発生する。このク
ロック・チップ１５２は、動作温度、製造偏差などのさ
まざまなパラメータに基づく本来的な遅延を有する。こ
の遅延偏差は、冗長チエツク及び駆動論理の間のロック
ステップ同期を維持することと、ＳＴＣ１１５５及びバ
ス構造３０の間の完全パイプラインを維持することの両
方において許容できない。
第７図）が、共通バス坪造３０に接続された全ての装置
によって受：ｊ収られ、２つのＳ／８８クロツク・サイ
クルがバス３ｏのサイクル毎に決定される。このシステ
ム・クロック３８は、そのバス上の同期的通信を保証し
、個々のプロセッサまたはコントローラによって、その
システム・クロックに基づき内部クロック周波数源を作
成するために使用される。Ｓ／３７０ハードウエアは、
Ｓ／３７０クロツク・チップ１５２への発振器入力を利
用し、Ｓ／３７０クロツク・チップ１５２は、それぞれ
別のＳ／３７０チツプ８５．１５１．１５３．１５４．
１５５に対する固有のクロックの組を発生する。このク
ロック・チップ１５２は、動作温度、製造偏差などのさ
まざまなパラメータに基づく本来的な遅延を有する。こ
の遅延偏差は、冗長チエツク及び駆動論理の間のロック
ステップ同期を維持することと、ＳＴＣ１１５５及びバ
ス構造３０の間の完全パイプラインを維持することの両
方において許容できない。
第１．２Ｃ及び第１９Ｃ図に示すように、好適な実施例
は、ボード１０１をして、Ｓ／３７０プロセツサ・サイ
クルを、５７８８バス３０サイクルと同期させつつ、リ
セット後（すなわち、電源投入など）ロックステップで
走らせることを可能ならしめるように、冗長クロック同
期論理１５８（及び、その相手のＳ／３７０プロセツサ
・ユニットのための冗長クロック同期論理（図示しない
））を利用する。Ｓ／８８クロツク３８からのクロック
信号は、バス構造３０を介して、Ｓ／８８とＳ／３７０
の同期のためと、システム・バス３０を介しての主記憶
へのアクセスのために、同期論理１５８とＳＴＣＩ論理
１５５に供給される。
は、ボード１０１をして、Ｓ／３７０プロセツサ・サイ
クルを、５７８８バス３０サイクルと同期させつつ、リ
セット後（すなわち、電源投入など）ロックステップで
走らせることを可能ならしめるように、冗長クロック同
期論理１５８（及び、その相手のＳ／３７０プロセツサ
・ユニットのための冗長クロック同期論理（図示しない
））を利用する。Ｓ／８８クロツク３８からのクロック
信号は、バス構造３０を介して、Ｓ／８８とＳ／３７０
の同期のためと、システム・バス３０を介しての主記憶
へのアクセスのために、同期論理１５８とＳＴＣＩ論理
１５５に供給される。
この同期化は、先ず、Ｓ／３７０クロツク・チップ１５
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、Ｓ／８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルスが
、それ自体はＳ／８８半サイクル周期に等しい、８７３
７０発振器人カクロック周期の前端及び後端を表すＳ／
８８クロツクによってサンプルされる。
２への所望のＳ／３７０発振器入力周波数を達成するた
めに、Ｓ／８８クロツクを乗算することによって達成さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルスが
、それ自体はＳ／８８半サイクル周期に等しい、８７３
７０発振器人カクロック周期の前端及び後端を表すＳ／
８８クロツクによってサンプルされる。
次に、線１５９上のサンプルされたＳ／３７０クロツク
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器人力が１つのＳ／３７０サイクル
について否定される。
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器人力が１つのＳ／３７０サイクル
について否定される。
このことは、この実施例では、次のＳ／３７０クロツク
・フィードバック・パルス（線１５９上）のサンプリン
グが、その所望の窓内に収まることを保証するように、
現在のＳ／３７０クロツクを拡張する働きを行う。第３
２図に詳細に示す（例えば参照番号４０２ａ乃至４０２
ｇ）全ての比較論理１５（第８図）は、チエツク及び駆
動ハードウェアの同期を可能ならしめるために、この期
間は無視される。
・フィードバック・パルス（線１５９上）のサンプリン
グが、その所望の窓内に収まることを保証するように、
現在のＳ／３７０クロツクを拡張する働きを行う。第３
２図に詳細に示す（例えば参照番号４０２ａ乃至４０２
ｇ）全ての比較論理１５（第８図）は、チエツク及び駆
動ハードウェアの同期を可能ならしめるために、この期
間は無視される。
それゆえ、Ｓ／３７０プロセツサ・サイクルは、Ｓ／８
８クロツク周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。バス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しが呈さない
。さらに、比較論理ＩＳは、Ｓ／８８クロツクでサンプ
ルされる線によってのみ供給され、以て「破断」論理４
０３の、随伴Ｓ／８８プロセツサ・ボード１゜２との同
期を保証する。よって、チエツク及び駆動Ｓ／３７０ハ
ードウエアは実際はその個々のクロック発生論理におけ
る遅延偏差によってわずかに同期から外れるかもしれな
いが、そのクロックの前後端はバス構造３０に共通な現
在のＳ／８８クロツク３８に相対的にロックステップ的
に走ることになり、遅延が５７８８クロツク・サイクル
の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するために、線１５９上のＳ／３７０クロツ
ク・フィードバックを連続的にモニタする。この実施例
においては、任意のシステム・リセットの間に両端を同
期させるには最大１パス３０サイクルが必要である。し
かし、１つのクロック端をしてそのＳ／３７０クロツク
を「延長コさせる、リセットが ・）全体の遅延におけ
る何らかのドリフトは、ボード「破断ヨ状態、すなわち
、障害をもたらすことになる。
８クロツク周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。バス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しが呈さない
。さらに、比較論理ＩＳは、Ｓ／８８クロツクでサンプ
ルされる線によってのみ供給され、以て「破断」論理４
０３の、随伴Ｓ／８８プロセツサ・ボード１゜２との同
期を保証する。よって、チエツク及び駆動Ｓ／３７０ハ
ードウエアは実際はその個々のクロック発生論理におけ
る遅延偏差によってわずかに同期から外れるかもしれな
いが、そのクロックの前後端はバス構造３０に共通な現
在のＳ／８８クロツク３８に相対的にロックステップ的
に走ることになり、遅延が５７８８クロツク・サイクル
の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するために、線１５９上のＳ／３７０クロツ
ク・フィードバックを連続的にモニタする。この実施例
においては、任意のシステム・リセットの間に両端を同
期させるには最大１パス３０サイクルが必要である。し
かし、１つのクロック端をしてそのＳ／３７０クロツク
を「延長コさせる、リセットが ・）全体の遅延におけ
る何らかのドリフトは、ボード「破断ヨ状態、すなわち
、障害をもたらすことになる。
第１２図は、第１１図の構成をより詳細に示すものであ
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御記憶１７１は、プロセッサ
要素８Ｓ内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置１６内のＳ／３７０専用記憶１６２の一部であ
る内部オブジェクト領域（ＩＯＡ＞１８７（第２８図）
からの要求に応じてロードされた過渡的マイクロコード
を保持するためのバッファとして使用される６４Ｂブロ
ツク１８６をも含む。
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御記憶１７１は、プロセッサ
要素８Ｓ内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置１６内のＳ／３７０専用記憶１６２の一部であ
る内部オブジェクト領域（ＩＯＡ＞１８７（第２８図）
からの要求に応じてロードされた過渡的マイクロコード
を保持するためのバッファとして使用される６４Ｂブロ
ツク１８６をも含む。
この図では、プロセッサ要素６２のバス構造１６１が仮
想アドレス・バス１６１Ａ及びデータ・パス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ１０動作を実行す
るべくプロセッサ要素６２及びＢ、ＣＵ論理１５６を制
御するために使用される。
想アドレス・バス１６１Ａ及びデータ・パス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ１０動作を実行す
るべくプロセッサ要素６２及びＢ、ＣＵ論理１５６を制
御するために使用される。
プロセッサ要素６２はまた、アドレス変換機構１７５を
有する。書込パイプ１７６は、システム／３７０作の高
速化のために次のサイクルの間にシステム・バス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４５３２１５号
に記述されているタイプのシステム／８８バス論理１７
７は、米国特許第４４５３２１５号に概略的に説明され
ているような様式で変換機構１７５と書込パイプ１７６
をシステム・バス３０に結合する。また、同様のシステ
ム７８８バス論理ユニツト１７８が、記憶制御インター
フェース１５５をシステム・バス３０に結合する。
有する。書込パイプ１７６は、システム／３７０作の高
速化のために次のサイクルの間にシステム・バス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４５３２１５号
に記述されているタイプのシステム／８８バス論理１７
７は、米国特許第４４５３２１５号に概略的に説明され
ているような様式で変換機構１７５と書込パイプ１７６
をシステム・バス３０に結合する。また、同様のシステ
ム７８８バス論理ユニツト１７８が、記憶制御インター
フェース１５５をシステム・バス３０に結合する。
バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム７８日及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＰＲ
ＯＭ１８１は、電源投入シーケンスからシステムをブー
トするために必要なテスト・コードとＩ ＤＣＯＤＥを
もつ。ＰＲＯＭ１８１は、Ｓ／８８のための同期化コー
ドをもつ。レジスタ１８３は、システム状況及び制御レ
ジスタをもつ。
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム７８日及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＰＲ
ＯＭ１８１は、電源投入シーケンスからシステムをブー
トするために必要なテスト・コードとＩ ＤＣＯＤＥを
もつ。ＰＲＯＭ１８１は、Ｓ／８８のための同期化コー
ドをもつ。レジスタ１８３は、システム状況及び制御レ
ジスタをもつ。
Ｓ／３７０チツプのうちの２つは同一の物理ボード上に
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０．１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０．１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
インターフェース８９のＢＣＵ１５６及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもっことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもっことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０，
１を介して、Ｓ／３７０プロセツサ８５をＢＣＵ１６６
へインターフェースする。そのチャネルは、非同期２バ
イト幅データ・パス２５０．２５１の対をもつ。パス２
５０．２５１は、一対の６４バイト・バッファ２５９．
２６０を介して、プロセッサ・パス１７０中の同期４バ
イト幅データ経路に結合されている。データは、バス２
５１を介Ｌ４ＢＣＵ１５６からアダプタ１５４（及びＳ
／３７０主記憶１６２）へ、そしてバス２５０を介して
アダプタ１５４からＢＣＵＩ ５６へ転送される。
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０，
１を介して、Ｓ／３７０プロセツサ８５をＢＣＵ１６６
へインターフェースする。そのチャネルは、非同期２バ
イト幅データ・パス２５０．２５１の対をもつ。パス２
５０．２５１は、一対の６４バイト・バッファ２５９．
２６０を介して、プロセッサ・パス１７０中の同期４バ
イト幅データ経路に結合されている。データは、バス２
５１を介Ｌ４ＢＣＵ１５６からアダプタ１５４（及びＳ
／３７０主記憶１６２）へ、そしてバス２５０を介して
アダプタ１５４からＢＣＵＩ ５６へ転送される。
アダプタ１５４は、次のようなレジスタを有する。
（１）ベース・レジスタ１１０は、ベース・アドレスと
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
（２）読取ポインタ（ＲＰＮＴＲ）レジスタ１１１及び
書込ポインタ（ＷＰＮＴＲ＞レジスタ１．１２は、ベー
ス・アドレスから、それぞれ読取及び書込のためにアク
セスすべき次のエントリへのオフセットを含む。その値
は、コマンドまたはアドレスがバス１７０を介してキャ
ッシュ制御１５３に転送されるべきときに、コマンドと
ともにパス送信レジスタＣＢＳＲ）１１６中にロードさ
れることになる。
書込ポインタ（ＷＰＮＴＲ＞レジスタ１．１２は、ベー
ス・アドレスから、それぞれ読取及び書込のためにアク
セスすべき次のエントリへのオフセットを含む。その値
は、コマンドまたはアドレスがバス１７０を介してキャ
ッシュ制御１５３に転送されるべきときに、コマンドと
ともにパス送信レジスタＣＢＳＲ）１１６中にロードさ
れることになる。
（３）状況レジスタ（ＩＯ８Ｒ）１１８は、全ての、プ
ロセッサ装置からＢＣｌＪへの、及びＢＣｔＪからプロ
セッサ装置への要求と、インバウンド・メツセージ・キ
ューの状況と、ＢＣ１Ｊインターフェースの状況を含む
。
ロセッサ装置からＢＣｌＪへの、及びＢＣｔＪからプロ
セッサ装置への要求と、インバウンド・メツセージ・キ
ューの状況と、ＢＣ１Ｊインターフェースの状況を含む
。
（４）もし例外イネーブル・レジスタ（ＥＲ）１１９中
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
（５）制御ワード・レジスタ〈Ｃｗ）１２０は、いくつ
かのｌ０３Ｒビツトのセット／リセットを制御する。
かのｌ０３Ｒビツトのセット／リセットを制御する。
（６）アドレス・チエツク境界レジスタ（ＡＣＢＲ）１
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。
（７）アドレス・キー・レジスタ（ＡＤＤＲ／ＫＥＹ）
１２２．１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・バス２５０及び２
５１を介してＢＣＵ１５６によってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。
１２２．１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・バス２５０及び２
５１を介してＢＣＵ１５６によってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。
（８）コマンド・レジスタ（ｃＭＤｏ、１）１２４．１
２５には通常、ＢＣＵ１５６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ要素８５によってロードす
ることができる。
２５には通常、ＢＣＵ１５６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ要素８５によってロードす
ることができる。
アダプタ１５４は、プロセッサ要素８ＳとＢＣＵ１５６
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１５６に対して次のようなサービスを
提供する。
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１５６に対して次のようなサービスを
提供する。
−Ｓ／３７０主記憶１６２に対するアクセス−３／３７
０主記憶１６２中のメイルボックス及びメツセージ・キ
ューに対するアクセス−プロセッサ要素８５とＢＣＵ
１５６の間の要求／応答機構 ＢＣＵ１５６は、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１６２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１５４からプロセッサ・バス１７０
を介して、キー コマンド及び記憶１６２アドレス・デ
ータを受け取った後キー・チェックカキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー領域１６５の間のアドレス境界チエ
ツク（ＡＣＢチエツク）を行う。もし記憶すべきデータ
のアドレスされた線がキャッシュに保持されているなら
、そのデータはキャッシュに記憶される。そうでないな
ら、コントローラ１５３はそのデータを主記憶１６２に
転送する。データ・フェッチのためにも、それと同一の
機構がキャッシュ・コントローラ１５３中で使用される
。
０主記憶１６２中のメイルボックス及びメツセージ・キ
ューに対するアクセス−プロセッサ要素８５とＢＣＵ
１５６の間の要求／応答機構 ＢＣＵ１５６は、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１６２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１５４からプロセッサ・バス１７０
を介して、キー コマンド及び記憶１６２アドレス・デ
ータを受け取った後キー・チェックカキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー領域１６５の間のアドレス境界チエ
ツク（ＡＣＢチエツク）を行う。もし記憶すべきデータ
のアドレスされた線がキャッシュに保持されているなら
、そのデータはキャッシュに記憶される。そうでないな
ら、コントローラ１５３はそのデータを主記憶１６２に
転送する。データ・フェッチのためにも、それと同一の
機構がキャッシュ・コントローラ１５３中で使用される
。
プロセッサ要素（ＰＥ）８６及びＢＣＵ１５６の間のＩ
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メツセージ・キュー１８９）を通じて行
なわれる。
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位置（メイルボックス領域１８８及び
インバウンド・メツセージ・キュー１８９）を通じて行
なわれる。
ＢＣＵ １５ Ｂは、１６バイトのメイルボックス領域
１８８からＩ１０コマンドをフェッチする。
１８８からＩ１０コマンドをフェッチする。
メイルボックスｔＲｋｌＬへのアクセスのためのアドレ
スは次のようにして計算される。
スは次のようにして計算される。
ベース・アドレス中メツセージ・キュー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットによって、１．２．４または８
ＫＢ （すなわち、６４乃至５１２エントリ）にセット
される。 そのベースは、ベース・レジスタ１１０中で
、バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ
）にセットされる。
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
１１０中の２つのビットによって、１．２．４または８
ＫＢ （すなわち、６４乃至５１２エントリ）にセット
される。 そのベースは、ベース・レジスタ１１０中で
、バッファ・サイズの２倍（すなわち、２乃至１６ＫＢ
）にセットされる。
インバウンド・メツセージ・キュー１８９は、ＢＣ１Ｊ
１５４を介して受け取った全てのメツセージを、時系列
順に記憶する。各エントリは、１６バイト長である。
１５４を介して受け取った全てのメツセージを、時系列
順に記憶する。各エントリは、１６バイト長である。
レジスタ１１１．１１２中の読取ポインタ（ＲＰＮＴＲ
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣ１Ｊ１５６
によって、キュー１８９に対してエントリを読み出し、
または書き込むために使用される。プロセッサ要素８５
は、センス動作によって読取ポインタにアクセスする。
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣ１Ｊ１５６
によって、キュー１８９に対してエントリを読み出し、
または書き込むために使用される。プロセッサ要素８５
は、センス動作によって読取ポインタにアクセスする。
そして、レジスタ１１０中のベース・アドレス＋ＷＰＮ
ＴＲが、書き込むべき次のキュー・エントリを指し示し
、レジスタ１１０中のベース・アドレス／データ Ｎ
ＴＲが、読み取るべき次のキュー・エントリを指し示す
。
ＴＲが、書き込むべき次のキュー・エントリを指し示し
、レジスタ１１０中のベース・アドレス／データ Ｎ
ＴＲが、読み取るべき次のキュー・エントリを指し示す
。
これらのポインタは、各キュー動作毎に更新される。
ＷＰＮＴＲ＋ １６＝ＷＰＮＴＲ（書き込み後）ＲＰＮ
ＴＲ＋ １６＝Ｒ，ＰＮＴＲ（読取り後）次の状態は、
ポインタの比較から生じる。
ＴＲ＋ １６＝Ｒ，ＰＮＴＲ（読取り後）次の状態は、
ポインタの比較から生じる。
ＲＰＮＴＲ＝ＷＰＮＴＲ（キューが空）ＲＰＮＴＲ＝Ｗ
ＰＮＴＲ＋１６ （キューが一杯、もしＢＣＵ１５６
がキューに対する書き込みを要求するなら、バッファ使
用不可能（ＢＮＡ）信号が状況バスを介してＢＣＵに送
られる）メイルボックス領域１８８に記憶されたデータ
の有効性は、次のような機構によってプロセッサ要素８
５からＢＣｔＪ１５６へ、あるいはその逆へ報知される
。
ＰＮＴＲ＋１６ （キューが一杯、もしＢＣＵ１５６
がキューに対する書き込みを要求するなら、バッファ使
用不可能（ＢＮＡ）信号が状況バスを介してＢＣＵに送
られる）メイルボックス領域１８８に記憶されたデータ
の有効性は、次のような機構によってプロセッサ要素８
５からＢＣｔＪ１５６へ、あるいはその逆へ報知される
。
線２５６ａ （第１６図）上のプロセッサ装置からＢＣ
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８５によってセットされる。その要求は、ＢＣＵ１５
６に、メイルボックス１８８から命令をフェッチし、そ
れを実行するように伝える。その要求は、その命令の実
行後は、ＢＣＵによってリセットされる。その要求の状
態は、プロセッサ要素８５によってセンスすることがで
きる。
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８５によってセットされる。その要求は、ＢＣＵ１５
６に、メイルボックス１８８から命令をフェッチし、そ
れを実行するように伝える。その要求は、その命令の実
行後は、ＢＣＵによってリセットされる。その要求の状
態は、プロセッサ要素８５によってセンスすることがで
きる。
ＢＣＵ１６８は、プロセッサ要素８５によって開始され
た命令の実行の間または任意の時点で問題が生じた時に
、要求を作成する。それは、もし選択的にマスクされな
いなら、プロセッサ要素８５中に例外を引き起こす。
た命令の実行の間または任意の時点で問題が生じた時に
、要求を作成する。それは、もし選択的にマスクされな
いなら、プロセッサ要素８５中に例外を引き起こす。
アダプタ１５４は、非同期アダプタ・チャネル０．１の
転送速度を、同期プロセッサ・バス１７０に一致させる
。それゆえ、ＢＣ，Ｕ１５６は、ＢＣＵｉ５６との間の
データ転送のためにアダプタ１５４中にある６４バイト
・データ・バッファ２５９．２６０によってサポートさ
れる。そのアレイは、チャネル０．１と、プロセッサ・
パス１７０に対する４バイト・ポートをもつ。
転送速度を、同期プロセッサ・バス１７０に一致させる
。それゆえ、ＢＣ，Ｕ１５６は、ＢＣＵｉ５６との間の
データ転送のためにアダプタ１５４中にある６４バイト
・データ・バッファ２５９．２６０によってサポートさ
れる。そのアレイは、チャネル０．１と、プロセッサ・
パス１７０に対する４バイト・ポートをもつ。
同期レジスタ１１３及び１１４は、ＢＣＵ１５８及びバ
ッフ、ア・アレイ２６０，２５９の間のデータ転送をバ
ッファする。バス送信及び受信レジスタ１１５及び１１
６は、それぞれ、プロセッサ・パス１７０との間で受信
され、または転送されたデータを記憶する。
ッフ、ア・アレイ２６０，２５９の間のデータ転送をバ
ッファする。バス送信及び受信レジスタ１１５及び１１
６は、それぞれ、プロセッサ・パス１７０との間で受信
され、または転送されたデータを記憶する。
記憶動作（Ｉ／Ｏデータ記憶、キュー動作）は、チャネ
ル１パスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５６によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・バス２５２（第１３図）上で受け取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・バス２５１
（第１３図）を介してＢＣＵ１６６から受け取られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。バス２５１上のデー
タ転送の回＠、（−度に２バイト〉は、バイト・カウン
トによって決定される。１回の記憶動作によって、６４
バイトまでのデータを転送することができる。ある記憶
動作内の任意のバイトの記憶アドレスは、６４バイト境
界と交差してはならない。
ル１パスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５６によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・バス２５２（第１３図）上で受け取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・バス２５１
（第１３図）を介してＢＣＵ１６６から受け取られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。バス２５１上のデー
タ転送の回＠、（−度に２バイト〉は、バイト・カウン
トによって決定される。１回の記憶動作によって、６４
バイトまでのデータを転送することができる。ある記憶
動作内の任意のバイトの記憶アドレスは、６４バイト境
界と交差してはならない。
そのコマンド／アドレスには、パス２５１上のデータ・
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２６０中に集められる。最後のデータがＢＣＵＩ ６
Ｂから受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のだめの内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・パス１
７０上の支配権（図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもっことになる。
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２６０中に集められる。最後のデータがＢＣＵＩ ６
Ｂから受信された後、アダプタ１５４は最初に２つのデ
ータ・バッファ２５９．２６０のだめの内部優先権チエ
ツク（図示しない）を実行し、次にプロセッサ・パス１
７０上の支配権（図示しない）を要求し、そこでアダプ
タ１５４は、最も高い要求優先権をもっことになる。
どちらの場合にも、バッファ２５９．２６０は、内部優
先権制御が最初にバッファ２５９に対してパス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
先権制御が最初にバッファ２５９に対してパス１７０を
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
パスの支配権が許可されたとき、コマンド／バイト・カ
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。
コマンド転送サイクルの後には、データ転送サイクルが
続く。
続く。
キャッシュ・コントローラ１５３は、保護キー・チエツ
クを実行する。キー違反は、パス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１６６に送られることになる。
クを実行する。キー違反は、パス１７０状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１６６に送られることになる。
ＢＣＵ１５６によって報告され得る２つの可能なアダプ
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。
ＢＣＵ１５６から受け取った各主記憶アドレスは、その
アクセスが、１０Ａ１８７に対するものか、または記憶
１６２のカスタマ領域１６５に対するものかを決定する
ために、ＡＣＢレジスタ中に保持されているアドレスと
比較される。ＢＣＵ１５６から各コマンドとともに受け
取った「カスタマ」ビットが、その主記憶アクセスがＩ
ＯＡ領域１８７とカスタマ領域１６５のどちらに意図さ
れているのかを決定し、不正なアクセスをチエツクする
。
アクセスが、１０Ａ１８７に対するものか、または記憶
１６２のカスタマ領域１６５に対するものかを決定する
ために、ＡＣＢレジスタ中に保持されているアドレスと
比較される。ＢＣＵ１５６から各コマンドとともに受け
取った「カスタマ」ビットが、その主記憶アクセスがＩ
ＯＡ領域１８７とカスタマ領域１６５のどちらに意図さ
れているのかを決定し、不正なアクセスをチエツクする
。
以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。
ュー動作に対してのみ報告される。
読取動作（Ｉ／Ｏ読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣ１Ｊ１５６から受け収られると直ぐに、
アダプタ１５４内部優先権チエツクが実行され、プロセ
ッサ・パス１７０支配権が要求される。もしパス支配権
が許されると、コマンド／バイト・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コントローラ１５３に転送される。ア
ダプタ１５４は先ず、要求されたデータをそのバッファ
２５９にロードし、次にパス２５０を介してのＢＣＵ要
求上により、それをＢＣＵ１５６にロードする。
動作と実質的に同一の動作でＢＣＵ１５６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣ１Ｊ１５６から受け収られると直ぐに、
アダプタ１５４内部優先権チエツクが実行され、プロセ
ッサ・パス１７０支配権が要求される。もしパス支配権
が許されると、コマンド／バイト・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コントローラ１５３に転送される。ア
ダプタ１５４は先ず、要求されたデータをそのバッファ
２５９にロードし、次にパス２５０を介してのＢＣＵ要
求上により、それをＢＣＵ１５６にロードする。
動作を記憶するための状況及び報告機構は、読取動作に
も適用される。
も適用される。
プロセッサ要素（ＰＥ）８５は、バス１７０を介するセ
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスすることができ
る。
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスすることができ
る。
センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。
され、レジスタ１２９にラッチされる。
次のサイクルで、センス・マルチプレクサ１２６がコマ
ンドに従い選択され、そのコマンドは、次のパス１７０
サイクルで有効な期待されるデータを取得するために、
ＢＳＲＩ １６中にロードされる。
ンドに従い選択され、そのコマンドは、次のパス１７０
サイクルで有効な期待されるデータを取得するために、
ＢＳＲＩ １６中にロードされる。
センスすべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況パ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況パ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
制御動作の場合、バス１７０コマンドの後データが続き
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
もしセンスまたは制御動作のためのコマンド゛サイクル
において、または制御動作のためのデータ・サイクルに
おいて、パリティ・エラーがバス１７０上で検出された
なら、アダプタ１５４はクロックの停止を強制する。
において、または制御動作のためのデータ・サイクルに
おいて、パリティ・エラーがバス１７０上で検出された
なら、アダプタ１５４はクロックの停止を強制する。
ベース・レジスタ１１０は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
キューは、ベース・アドレスで開始し、メイルボックス
領域は、ベース＋キュー長さで開始する。
領域は、ベース＋キュー長さで開始する。
ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２は
、それぞれ、ベース・アドレス−から読取及び書込のた
めにアクセスすべき次のキュー・エントリに対するオフ
セットを与える。
、それぞれ、ベース・アドレス−から読取及び書込のた
めにアクセスすべき次のキュー・エントリに対するオフ
セットを与える。
センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ！２８によって
ベース・アトしスと連結される。
プタ１５４中のセンス・マルチプレクサ！２８によって
ベース・アトしスと連結される。
それゆえ、センス動作によって返されるワードは、アク
セスすべき次のキュー・エントリの完全なアドレスであ
る。
セスすべき次のキュー・エントリの完全なアドレスであ
る。
Ｉ／Ｏ状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
は説明しないその他のビット）を含む。
チエツク（ビット０）−もしＣＨ３Ｒ＜０゜２４〉中に
何らかのチエツク状態があり、対応するＣＨＥＲビット
が１なら、１にセットされる。
何らかのチエツク状態があり、対応するＣＨＥＲビット
が１なら、１にセットされる。
チエツクは、ＡＴＴＮ−ＲＥＱを引き起こす。もしＭＯ
ＤＥ−ＲＥＱ＜１＞＝１なら、信号ＣＬＯＣＫ〜５ＴＯ
Ｐ ＤＩＡＮＡが活動的になる。
ＤＥ−ＲＥＱ＜１＞＝１なら、信号ＣＬＯＣＫ〜５ＴＯ
Ｐ ＤＩＡＮＡが活動的になる。
ＢＮＡ送信ｃビット８）−バッファ利用不可能（ＢＮＡ
）ビットは、ＢＣｔＪ１５６がインバウンド・メツセー
ジをキューに格納しようと試み、キューが一杯、すなわ
ちＲ，Ｐ Ｎ Ｔ ＲがＷＰＮＴＲ＋１６に等しいとき
１にセットされる。このビットは、ＣＷレジスタ１２０
のビット６に１を書くことによってしかりセットするこ
とはできない。
）ビットは、ＢＣｔＪ１５６がインバウンド・メツセー
ジをキューに格納しようと試み、キューが一杯、すなわ
ちＲ，Ｐ Ｎ Ｔ ＲがＷＰＮＴＲ＋１６に等しいとき
１にセットされる。このビットは、ＣＷレジスタ１２０
のビット６に１を書くことによってしかりセットするこ
とはできない。
キュー空でない（ビット７）−このビットは、ＲＰＮＴ
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受け取ら
れたことを通知するために使用される手段である。
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受け取ら
れたことを通知するために使用される手段である。
ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」線２５６Ｃ上の信号を介してＢＣＵ
１５６によってセットされる。プロセッサ要素８５によ
るビット１０及び１４のリセットは、チャネル０及び１
の線２５６ｄ上に、ＥＣＵからプロセッサ装置への肯定
応答を発生させる。
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」線２５６Ｃ上の信号を介してＢＣＵ
１５６によってセットされる。プロセッサ要素８５によ
るビット１０及び１４のリセットは、チャネル０及び１
の線２５６ｄ上に、ＥＣＵからプロセッサ装置への肯定
応答を発生させる。
プロセッサ装置からＢＣｔＪへの要求（ビット１１）−
チャネル０のＣＷレジスタ１２０のビット１１と、チャ
ネル１のＣＷレジスタ１２０のビット１５をセットする
ことによってプロセッサ要素８５によって線２５６ａ上
でセットされる。また、線２５６ｂ上のプロセッサ装置
からＢＣＵへの肯定応答信号によってリセットされる。
チャネル０のＣＷレジスタ１２０のビット１１と、チャ
ネル１のＣＷレジスタ１２０のビット１５をセットする
ことによってプロセッサ要素８５によって線２５６ａ上
でセットされる。また、線２５６ｂ上のプロセッサ装置
からＢＣＵへの肯定応答信号によってリセットされる。
ＢＣＵＫ力損失（ビット１３）−このビットは、ＢＣＵ
が電力を失い、または「電源投入リセット」が生じた時
、ＢＣＵ１５６によってセットされる。それは、ＣＷレ
ジスタ１２０の「リセットＢ ＣＵ Ｋ力損失」ビット
に「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、Ｏにリセットされる。
が電力を失い、または「電源投入リセット」が生じた時
、ＢＣＵ１５６によってセットされる。それは、ＣＷレ
ジスタ１２０の「リセットＢ ＣＵ Ｋ力損失」ビット
に「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、Ｏにリセットされる。
調停許容（ビット２９）−このビットは、アダプタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ＢＣＵ１５６から受け取ったコマンド／アドレス信号の
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスがＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットが°０゛
であるなら、その記憶アクセスのページ・アドレスは、
ＩＯＡ領域１８７内になくてはならない。これらのアク
セスにはキー・チエツクは行なわれず、従って、アダプ
タ・ハードウェアは、そのキーをゼロに強制する（すべ
てのキー・エントリと一致する〉。
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスがＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットが°０゛
であるなら、その記憶アクセスのページ・アドレスは、
ＩＯＡ領域１８７内になくてはならない。これらのアク
セスにはキー・チエツクは行なわれず、従って、アダプ
タ・ハードウェアは、そのキーをゼロに強制する（すべ
てのキー・エントリと一致する〉。
もしもしカスタマ・アクセス・ビットが′１゛であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶＠域１６５内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶＠域１６５内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
プロセッサ要素８５は、アダプタ・ＩＳ４レジスタを読
取（センス）しまたは書き込む（制御）ためにメツセー
ジ・コマンドを使用する。
取（センス）しまたは書き込む（制御）ためにメツセー
ジ・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりである。
ビットＯ−７０ＭＤ ＝コマンド・タイプ８−１１
ＳＲＣ＝要求元バス・ユ ニット・アドレス １２−１５ ＤＳＴ−受信バス・ユニット・アドレス １６−２３ ＭＳＧ＝コマンド・サイクルで伝送すべ
きデータ ２４−２７ ＲＥＧ１＝制御のレジスタ番号 ２８−３１ ＲＥＧ２＝センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ’８“である。
ＳＲＣ＝要求元バス・ユ ニット・アドレス １２−１５ ＤＳＴ−受信バス・ユニット・アドレス １６−２３ ＭＳＧ＝コマンド・サイクルで伝送すべ
きデータ ２４−２７ ＲＥＧ１＝制御のレジスタ番号 ２８−３１ ＲＥＧ２＝センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ’８“である。
アダブタ１５４はＳＲＣ及びＭＳＧフィールドをデコー
ドしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
ドしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
制御及びセンス動作の間、ＲＥＧＩ及びＲＥＧ２ビット
はそれぞれ、読み書きすべきアダプタＩＳ４中のレジス
タを決定する。
はそれぞれ、読み書きすべきアダプタＩＳ４中のレジス
タを決定する。
Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） Ｉ１０アダプタ・チャネルＯ及びチャネル１バスは、Ｉ
１０アダプタ１５４からバス制御ユニ・ント１５６への
高速相互接続である。
バス（第１６図） Ｉ１０アダプタ・チャネルＯ及びチャネル１バスは、Ｉ
１０アダプタ１５４からバス制御ユニ・ント１５６への
高速相互接続である。
チャネルＯは、次のものを有する。
アドレス／データ・バス２５０（ビット０−１６、ＰＯ
，ＰＩ） コマンド／状況バス２４９（ビットＯ−３゜Ｐ） タグ・アップ（ＢＣＵからバッファへ）線２６ ａ タグ・ダウン（バッファからＢＣｔＪへ）！２６ｂ プロセッサ装置からＢＣＵへの要求線２５６ ａＢＣｌ
Ｊからプロセッサ装置への肯定応答線２５ｂ チャネル１は、アドレス／データ・バス２５１と、コマ
ンド／状況バス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ ｅ及び２６２ｄを有する。
，ＰＩ） コマンド／状況バス２４９（ビットＯ−３゜Ｐ） タグ・アップ（ＢＣＵからバッファへ）線２６ ａ タグ・ダウン（バッファからＢＣｔＪへ）！２６ｂ プロセッサ装置からＢＣＵへの要求線２５６ ａＢＣｌ
Ｊからプロセッサ装置への肯定応答線２５ｂ チャネル１は、アドレス／データ・バス２５１と、コマ
ンド／状況バス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ ｅ及び２６２ｄを有する。
チャネルＯは、Ｓ／３７０記憶１６２（及びプロセッサ
９＄８５）からＢ ＣＵ １．５６へのデータ転送に使
用され、チャネル１は、ＢＣＵ１５６から記ｔ１１６２
（及びプロセッサ要素８５）へのデータ転送に使用され
る。
９＄８５）からＢ ＣＵ １．５６へのデータ転送に使
用され、チャネル１は、ＢＣＵ１５６から記ｔ１１６２
（及びプロセッサ要素８５）へのデータ転送に使用され
る。
チャネル・バス２４９．２５０，２５１及び２５２は、
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ１０アダプタ１５４に由来する。これらのバス
は、ＢＣＩＪ１５６で終端する。Ｉ１０アダプタ１６４
は、１ワード・フォーマット（３２ビツト）をもつ内部
プロセッサ・バス１７０と、半ワード（１６ビツト）フ
ォーマットをもつより低速のバス２４９乃至２５２との
間の速度一致手段として働く。
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ１０アダプタ１５４に由来する。これらのバス
は、ＢＣＩＪ１５６で終端する。Ｉ１０アダプタ１６４
は、１ワード・フォーマット（３２ビツト）をもつ内部
プロセッサ・バス１７０と、半ワード（１６ビツト）フ
ォーマットをもつより低速のバス２４９乃至２５２との
間の速度一致手段として働く。
各チャネルは、２バイト幅（半ワード）データ・バス（
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況バス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況バス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・バスを介し
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５６を含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１６６はマスターであって
、すなわち、プロセッサ要素８５が一旦転送の必要性を
知らせると、いかなる転送であれそれを開始させる。
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１５６を含むＩ１０サブシステ
ムの間の転送である。ＢＣＵ１６６はマスターであって
、すなわち、プロセッサ要素８５が一旦転送の必要性を
知らせると、いかなる転送であれそれを開始させる。
コマンド／状況バス（２４９，２６２）は、選択サイク
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス（２５０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを弓き渡す働きをする。アドレス／データ・バス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記憶１６２中の特定領ｍ１８８．１８
９を指示するためにも使用される。これらの領域は、プ
ロセッサ要素８５をして、ＢＣＵ１５６とある情報を交
換することを可能ならしめる。
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・バス（２５０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを弓き渡す働きをする。アドレス／データ・バス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記憶１６２中の特定領ｍ１８８．１８
９を指示するためにも使用される。これらの領域は、プ
ロセッサ要素８５をして、ＢＣＵ１５６とある情報を交
換することを可能ならしめる。
フェッチ動作（記憶１６２からの）の間に、その状況は
、コマンド／状況バス２４９上で、バス２５０上の２バ
イトのデータとともに転送される。この状況は、なんら
かのアドレス・チエツク、キー・チエツクなとであり、
あるいは動作の成功を示すためにゼロである。
、コマンド／状況バス２４９上で、バス２５０上の２バ
イトのデータとともに転送される。この状況は、なんら
かのアドレス・チエツク、キー・チエツクなとであり、
あるいは動作の成功を示すためにゼロである。
もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
第１４Ａ及び第１４Ｂ図は、フェッチ及び記憶のそれぞ
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、 、 、
データ・フィールド中の第１の（左側の）バイトのアド
レス Ａ：１＝アドレス・チエツク Ｂ：１＝バツフアが可屈でない Ｃ： カスタマ記憶（１６５）アクセスの場合１
で、マイクロコード領域アクセス（■○Ａ １８７）
の場合０ ｄｄｃｌ、、、 記憶との間の４バイト・データＨ
ｆ、 、 、 バイト単位でのフィールド長マイ
ナス１（１０進０．．６３） ｋｋｋｋ 記憶キー（１０進０．．１５）Ｋ
１＝キーチエツク ｏｏｏｏｏ： ３２バイト・メールボックス領域
内のオフセット ｐｐ 優先度（０，，３，３が最高）考慮せず ／／／： バスが浮動（未定義） イン インバウンド（ＢＣＵからバッファへ） アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
れのサブサイクル１及びサブサイクル２の間のバス部分
の論理的用途を示す。ここで、ａａａ、 、 、
データ・フィールド中の第１の（左側の）バイトのアド
レス Ａ：１＝アドレス・チエツク Ｂ：１＝バツフアが可屈でない Ｃ： カスタマ記憶（１６５）アクセスの場合１
で、マイクロコード領域アクセス（■○Ａ １８７）
の場合０ ｄｄｃｌ、、、 記憶との間の４バイト・データＨ
ｆ、 、 、 バイト単位でのフィールド長マイ
ナス１（１０進０．．６３） ｋｋｋｋ 記憶キー（１０進０．．１５）Ｋ
１＝キーチエツク ｏｏｏｏｏ： ３２バイト・メールボックス領域
内のオフセット ｐｐ 優先度（０，，３，３が最高）考慮せず ／／／： バスが浮動（未定義） イン インバウンド（ＢＣＵからバッファへ） アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
（１）バス・アダプタ１５４からＢＣＵ１５６への、プ
ロセッサ装置からＢＣＵへの要求線２５６ａは、プロセ
ッサ要素８５によってＩ１０１００必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣ１
Ｊ１５６によってリセットされるまでアクティブのまま
である。
ロセッサ装置からＢＣＵへの要求線２５６ａは、プロセ
ッサ要素８５によってＩ１０１００必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣ１
Ｊ１５６によってリセットされるまでアクティブのまま
である。
（２）ＢＣＵ１５６からアダプタ１５４へのタグ・アッ
プ線２６２ ａは、アダプタ１５４からアウトバウンド
・データを要求し、または入力データがバス上で可屈で
あることを示すために使用される。タグ・アップ線２６
２ｃも同様に機能する。
プ線２６２ ａは、アダプタ１５４からアウトバウンド
・データを要求し、または入力データがバス上で可屈で
あることを示すために使用される。タグ・アップ線２６
２ｃも同様に機能する。
（３）バス・アダプタ１５４からＢＣＵ１５６への、ダ
ウン、１１２Ｂ２ｂは、もし存在するならは、ＢＣＩＪ
１５６へのデータの一時的な欠乏を示すために使用され
る。タグ・ダウンの下降端は、すると、そのバス上のア
ウトバウンド・データの可用性を示すために使用される
。タグ・ダウン線２６２ｄも同様に機能する。
ウン、１１２Ｂ２ｂは、もし存在するならは、ＢＣＩＪ
１５６へのデータの一時的な欠乏を示すために使用され
る。タグ・ダウンの下降端は、すると、そのバス上のア
ウトバウンド・データの可用性を示すために使用される
。タグ・ダウン線２６２ｄも同様に機能する。
（４）ＢＣＵ１５６からアダプタ１５４への、ＢＣＵか
らプロセッサ装置肯定応答線２５６ｂは、プロセッサ装
置からＢＣＵへの要求信号をリセットするために使用さ
れる。このリセットは、Ｉ／Ｏメイルボックス動作が完
了されたときに実行される。
らプロセッサ装置肯定応答線２５６ｂは、プロセッサ装
置からＢＣＵへの要求信号をリセットするために使用さ
れる。このリセットは、Ｉ／Ｏメイルボックス動作が完
了されたときに実行される。
プロセッサ要素８５が開始Ｉ１０命令（ＳＩＯ）を命令
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１６６に、「プロセ
ッサ装置からＢＣＵへの要求Ｊ 第１２５６ ａを活動
化させることによって、Ｉ１０１００必要性を警告する
。このタグは、ＢＣ１Ｊ１５６をして、この動作がフェ
ッチまたは記憶のどちらであるのか、何バイトが転送さ
れるのか、などを見出すために記憶１６２内の「メイル
ボックスｊ１８８を調べさせる。メイルボックスは実際
には、関連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ、ＣＡ
Ｗ及びコマンド・ワード（ｃＣＷ）を含む。
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１６６に、「プロセ
ッサ装置からＢＣＵへの要求Ｊ 第１２５６ ａを活動
化させることによって、Ｉ１０１００必要性を警告する
。このタグは、ＢＣ１Ｊ１５６をして、この動作がフェ
ッチまたは記憶のどちらであるのか、何バイトが転送さ
れるのか、などを見出すために記憶１６２内の「メイル
ボックスｊ１８８を調べさせる。メイルボックスは実際
には、関連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ、ＣＡ
Ｗ及びコマンド・ワード（ｃＣＷ）を含む。
記憶動作は、−数的には、ＢＣ１Ｊ１５６がプロセッサ
要素８Ｓにデータを送るような動作である。このデータ
は、選択サイクルで送られるコマンド、キーまたはアド
レスであるか、主記憶１６２中に記憶すべき実Ｉ１０デ
ータである。どちらの場合も、事象のシーケンスは同一
である。
要素８Ｓにデータを送るような動作である。このデータ
は、選択サイクルで送られるコマンド、キーまたはアド
レスであるか、主記憶１６２中に記憶すべき実Ｉ１０デ
ータである。どちらの場合も、事象のシーケンスは同一
である。
第１５Ａないし１５Ｃ図は、データ及び状況情報が、ア
ダプタ１５４及びＢＣＵ１５６中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ１５４の１８ビツト・チャネル
に配置される様子を図式的に示すものである。
ダプタ１５４及びＢＣＵ１５６中の３２ビツト・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ１５４の１８ビツト・チャネル
に配置される様子を図式的に示すものである。
第２５及び２６図は、ＢＣＵ１５６及びアダプタ１５４
の間のデータ転送のための特定の信号セットを示す。
の間のデータ転送のための特定の信号セットを示す。
記憶動作（第１５Ａ図）の間のＢＣＵクロック・サイク
ルの開始により、ＢＣＵ１５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー 及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
ルの開始により、ＢＣＵ１５６は、第１のサイクルのた
めのデータをバス２５１上に配置する。もしこれが主記
憶データ動作のための選択サイクルなら、コマンド、バ
イト・カウント、アクセス・キー 及び主記憶アドレス
の第１バイトがそれぞれ、コマンド／状況バス２５２及
びアドレス／データ・バス２５１上にそれぞれ配置され
る。もしこれが、メイルボックス・ルックアップのため
の選択サイクルであるなら、コマンドが、固定位置にあ
るメイルボックスを示すため、主記憶アドレスは配置さ
れない。その第１のサブサイクルは、２サブサイクル期
間に亙ってバス上で有効状態に維持される。
選択サイクルの間にバス２５１上にデータを配置したＩ
ＢＣＵクロック・サイクルの後、ＥＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。
ＢＣＵクロック・サイクルの後、ＥＣＵ１５６が「タ
グ・アップ」信号線を立ち上げる。
タグ・アップ、！！ ２６２ ａは、アダプタ１５４を
して、その最初の２バイトをレジスタ１１３の左部分に
記憶させる。次のクロック・サイクルの開始により、Ｂ
ＣＵ１５６は、レジスタ１１３のあと半分にデータを格
納するために、アドレス／データ・バス２５１上に次の
サブサイクルのためのデータ（第２の２バイト）を配置
する。このデータは、主記憶アドレスの残りの部分であ
るがまたは、（もしメイルボックス・ルックアップ選択
サイクルに属するなら）オフセットであるか、である。
して、その最初の２バイトをレジスタ１１３の左部分に
記憶させる。次のクロック・サイクルの開始により、Ｂ
ＣＵ１５６は、レジスタ１１３のあと半分にデータを格
納するために、アドレス／データ・バス２５１上に次の
サブサイクルのためのデータ（第２の２バイト）を配置
する。このデータは、主記憶アドレスの残りの部分であ
るがまたは、（もしメイルボックス・ルックアップ選択
サイクルに属するなら）オフセットであるか、である。
ＢＣＵ１５６は、３ＢＣ１Ｊクロツク・サイクルの間第
２の２バイトを保持し、「タグ・アップ」信号を下降さ
せる。
２の２バイトを保持し、「タグ・アップ」信号を下降さ
せる。
フェッチ動作は、−数的には、ＢＣＵ１５６が、主記憶
データ空間１６２、主記憶１６２中のマイクロコード領
域、またはメイルボックスあるいはメツセージ・キュー
からデータを求めるような動作である。いかなる場合に
も、アダプタ１５４の論理に、実行しなくてはならない
動作を命令するためには、選択サイクルがそのようなフ
ェッチ・サイクルに先行しなくてはならない。ＩＥサイ
クルは、コマンド／状況バス２４９上のコマンドが「フ
ェッチ」コマンドであることを除いては、バス２５２を
使用する記憶記憶動作と同様の様式でバス２４９上にコ
マンド／キー／アドレスを配置することによって実行さ
れる。
データ空間１６２、主記憶１６２中のマイクロコード領
域、またはメイルボックスあるいはメツセージ・キュー
からデータを求めるような動作である。いかなる場合に
も、アダプタ１５４の論理に、実行しなくてはならない
動作を命令するためには、選択サイクルがそのようなフ
ェッチ・サイクルに先行しなくてはならない。ＩＥサイ
クルは、コマンド／状況バス２４９上のコマンドが「フ
ェッチ」コマンドであることを除いては、バス２５２を
使用する記憶記憶動作と同様の様式でバス２４９上にコ
マンド／キー／アドレスを配置することによって実行さ
れる。
（選択サイクルの完了後）次のサイクルの開始により、
ＢＣＵ１５６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１５Ｂ図）
。タグ・アップは、バッファからデータを要求する。す
ると、もしそのバッファがデータを渡すことができるの
なら、データは１サイクル後に可屈となる。その動作は
、半同期的であるので、ＢＣ１Ｊ１５６は、データの最
初の２バイトが２サイクルの間有効に維持され、次に１
サイクル切り換え時間があって、その後２バイトのデー
タをＢＣＵ１５６へとゲートすることができる。
ＢＣＵ１５６が「タグ・アップ」信号を立ち上げ、それ
を３ＢＣＵクロツク・サイクル維持する（第１５Ｂ図）
。タグ・アップは、バッファからデータを要求する。す
ると、もしそのバッファがデータを渡すことができるの
なら、データは１サイクル後に可屈となる。その動作は
、半同期的であるので、ＢＣ１Ｊ１５６は、データの最
初の２バイトが２サイクルの間有効に維持され、次に１
サイクル切り換え時間があって、その後２バイトのデー
タをＢＣＵ１５６へとゲートすることができる。
しかし、アダプタ１５４が、「タグ・アップ」立上りの
瞬間専用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かがるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
瞬間専用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かがるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
アダプタ１５４がデータを引き渡すことができないとき
（第１５Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されると直ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５６は、「タグ・アップ」を立ち上げた後５
サイクル以内に「タグ・ダウン」線をサンプルしなくて
はならない。
（第１５Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されると直ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５６は、「タグ・アップ」を立ち上げた後５
サイクル以内に「タグ・ダウン」線をサンプルしなくて
はならない。
アダプタ１５４は、第１のデータ・ワード（４バイト）
が可屈となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをバス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
が可屈となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをバス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
ＢＣＵ１５６は、「タグ・ダウン」の下降に統く２サイ
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが可屈であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが可屈であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
選択サイクルで指令された全てのメイルボックス・デー
タが受け取られた時、ＢＣＵ１５６は、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセットするために、アダプタ１５４に対して線
２５ｅｂ上の「ＢＣＵからプロセッサ装置への肯定応答
」信号を立ち上げる。
タが受け取られた時、ＢＣＵ１５６は、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセットするために、アダプタ１５４に対して線
２５ｅｂ上の「ＢＣＵからプロセッサ装置への肯定応答
」信号を立ち上げる。
プロセッサ要素８５とＢＣＵ１５６の間の大抵のデータ
転送は、アダプタ１！５４中のベース・レジスタ１１０
に記憶されたベース・アドレスとキュー長を使用して、
予定の記憶位置１８８．１８９を通じて行なわれる。イ
ンバウンド・メツセージ・キュー１８９は、ＢＣＵ１６
６によって送られた全てのメツセージを時系列順に記憶
する。
転送は、アダプタ１！５４中のベース・レジスタ１１０
に記憶されたベース・アドレスとキュー長を使用して、
予定の記憶位置１８８．１８９を通じて行なわれる。イ
ンバウンド・メツセージ・キュー１８９は、ＢＣＵ１６
６によって送られた全てのメツセージを時系列順に記憶
する。
Ｅ １２Ｃ，バス制御ユニット１５６−一般的な説明（
第１６及び第１７図） バス制（卸ユニット（ＢＣＵ）１５６は、Ｓ／３７０プ
ロセツサ８５及び、Ｓ／３７０ ｌ１０６令を実行す
るために利用される関連５７８８プロセツサ６２との間
の主要な結合ハードウェアである。
第１６及び第１７図） バス制（卸ユニット（ＢＣＵ）１５６は、Ｓ／３７０プ
ロセツサ８５及び、Ｓ／３７０ ｌ１０６令を実行す
るために利用される関連５７８８プロセツサ６２との間
の主要な結合ハードウェアである。
ＢＣＵ１５６は、プロセッサ６２に対して割り込みを与
え、プロセッサ６２をその関連ハードウェアから非同期
的に切り放し、プロセッサ６２をＢＣＵ１５６に対して
結合することを、Ｓ／８８オペレーテイング・システム
に対して透過的に実行するために、Ｓ／８８プロセツサ
６２上で走っているアプリケーション・プログラム（Ｅ
ＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対話
する手段を有している。その透過的割り込み及び切り放
し機構は、所望のＳ／３７０ Ｉ１０動作を実行する
べくＳ／８８プロセツサ６２によって使用可能な形式に
コマンド及びデータを変換するために、Ｓ／３７０ １
１０コマンド及びデータをＳ／３７０プロセツサ８５か
らＳ／８８プロセツサ６２へ効率的に転送するためにＳ
／３７０及びＳ／８８プロセツサの直接転送を可能なら
しめるために利用される。
え、プロセッサ６２をその関連ハードウェアから非同期
的に切り放し、プロセッサ６２をＢＣＵ１５６に対して
結合することを、Ｓ／８８オペレーテイング・システム
に対して透過的に実行するために、Ｓ／８８プロセツサ
６２上で走っているアプリケーション・プログラム（Ｅ
ＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対話
する手段を有している。その透過的割り込み及び切り放
し機構は、所望のＳ／３７０ Ｉ１０動作を実行する
べくＳ／８８プロセツサ６２によって使用可能な形式に
コマンド及びデータを変換するために、Ｓ／３７０ １
１０コマンド及びデータをＳ／３７０プロセツサ８５か
らＳ／８８プロセツサ６２へ効率的に転送するためにＳ
／３７０及びＳ／８８プロセツサの直接転送を可能なら
しめるために利用される。
ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
ＢＣＵ１５Ｅｌ（第１６図）は、バス制御ユニット・イ
ンターフェース論理及びレジスタ２０５と、直接メモリ
・アクセス・コントローラ＜ＤＭＡＣ）２０９と、ロー
カル記憶２１０を含む。
ンターフェース論理及びレジスタ２０５と、直接メモリ
・アクセス・コントローラ＜ＤＭＡＣ）２０９と、ロー
カル記憶２１０を含む。
ローカル・アドレス及びデータ・バス２４７．２２３は
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・バス
１６１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・バス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・バス２２３に結合
されている。
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・バス
１６１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・バス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・バス２２３に結合
されている。
ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ている６８４５０ＤＭＡコントローラである。
ている６８４５０ＤＭＡコントローラである。
ＤＭＡＣ２０９は、それぞれが特定の機能に専用である
、要求及び肯定応答経路によって、インターフェース論
理２０５（第１７図）に結合された４つのチャネル０乃
至３をもつ。チャネルＯは、Ｓ／３７０記憶１６２中の
メイルボックス領域１８８（第２８図）からローカル記
憶２１０へＳ／３７０ １／○コマンドを転送する（メ
イルボックス読取）。チャネル１は、記憶１６２から記
憶２１０へＳ／３７０データを転送する（Ｓ／３７０
Ｉ１０書込）。チャネル２は、記憶２１０から記憶１
６２ヘデータを転送する（Ｓ／３７０ Ｉ１０読取）
。チャネル３は、記憶２１０から記憶１６２中のメツセ
ージ・キュー領域１８９（第２８図）に高優先度Ｓ／８
８メツセージを転送する（ｃメツセージ書込み）。
、要求及び肯定応答経路によって、インターフェース論
理２０５（第１７図）に結合された４つのチャネル０乃
至３をもつ。チャネルＯは、Ｓ／３７０記憶１６２中の
メイルボックス領域１８８（第２８図）からローカル記
憶２１０へＳ／３７０ １／○コマンドを転送する（メ
イルボックス読取）。チャネル１は、記憶１６２から記
憶２１０へＳ／３７０データを転送する（Ｓ／３７０
Ｉ１０書込）。チャネル２は、記憶２１０から記憶１
６２ヘデータを転送する（Ｓ／３７０ Ｉ１０読取）
。チャネル３は、記憶２１０から記憶１６２中のメツセ
ージ・キュー領域１８９（第２８図）に高優先度Ｓ／８
８メツセージを転送する（ｃメツセージ書込み）。
バス・アダプタ１５４は、２つのチャネルＯ及び１をも
つ。アダプタ・チャネルＯは、ＤＭＡＣチャネル０，１
のメイルボックス読取及びＳ／３７０ Ｉ１０書込（
すなわち、Ｓ／３７０からＢＣＵ１５６へのデータの流
れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ２，３
のＳ／３７０Ｉ１０読取及びＱメツセージ書込機能（す
なわち、ＢＣＵ１５６からＳ／３７０へのデータの流れ
）を扱う。
つ。アダプタ・チャネルＯは、ＤＭＡＣチャネル０，１
のメイルボックス読取及びＳ／３７０ Ｉ１０書込（
すなわち、Ｓ／３７０からＢＣＵ１５６へのデータの流
れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ２，３
のＳ／３７０Ｉ１０読取及びＱメツセージ書込機能（す
なわち、ＢＣＵ１５６からＳ／３７０へのデータの流れ
）を扱う。
Ｅ］、２Ｄ、直接メモリ・アクセス・コントローラ０９
ＤＭ、ＡＣ２０９は、好適には、モトローラ社が発行し
ているＭ６８０００Ｆａｍｉｌｙ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ、 ＦＲ６８に／Ｄ、 １９８８に記載
されているタイプ（ＭＣ６８４５０〉である。ＤＭＡＣ
２０９は、プロセッサからの最小の介入で、データのブ
ロックを迅速且つ効率的な方法で移動することによって
、（この実施例のＭ６８０２０プロセッサなどの）モト
ローラＭ ６８０００フアミリ・マイクロプロセッサの
性能及びアーチテクキャ的な能力を補うように設計され
ている。ＤＭＡＣ２０９は、メモリからメモリ、メモリ
から装置、装置からメモリのデータ転送を実行する。
ているＭ６８０００Ｆａｍｉｌｙ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ、 ＦＲ６８に／Ｄ、 １９８８に記載
されているタイプ（ＭＣ６８４５０〉である。ＤＭＡＣ
２０９は、プロセッサからの最小の介入で、データのブ
ロックを迅速且つ効率的な方法で移動することによって
、（この実施例のＭ６８０２０プロセッサなどの）モト
ローラＭ ６８０００フアミリ・マイクロプロセッサの
性能及びアーチテクキャ的な能力を補うように設計され
ている。ＤＭＡＣ２０９は、メモリからメモリ、メモリ
から装置、装置からメモリのデータ転送を実行する。
このＤＭＡＣは、プログラム可能な優先順位をもつ独立
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１６ビツト・データ・バスをもつ非同期Ｍ６８０００
バス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１６ビツト・データ・バスをもつ非同期Ｍ６８０００
バス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
参照番号２０９などのＤＭＡＣの主要な目的は、ソフト
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。直接メ
モリ・アクセス（ＤＭＡ）という用語は、マイクロプロ
セッサが行うのと同様にしてシステム中のメモリに周辺
装置がアクセスする能力のことである。この実施例にお
けるそのメモリとは、ローカル記憶２１０のことである
。ＤＭＡ動作は、システム・プロセッサが実行する必要
がある別の動作と並行的に行うことができ、以て全体の
システム性能を著しく高めるのである。
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。直接メ
モリ・アクセス（ＤＭＡ）という用語は、マイクロプロ
セッサが行うのと同様にしてシステム中のメモリに周辺
装置がアクセスする能力のことである。この実施例にお
けるそのメモリとは、ローカル記憶２１０のことである
。ＤＭＡ動作は、システム・プロセッサが実行する必要
がある別の動作と並行的に行うことができ、以て全体の
システム性能を著しく高めるのである。
ＤＭＡＣ２０９は、データのブロックを、ローカル・バ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイトミワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイトミワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ＤＭＡＣ２０９に係わるとの動作も、プロセッサ要素６
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロードし、チャネルを開始させる。転送フェー
ズの間、ＤＭＡＣ２０９はオペランド転送のための要求
を受け入れて、その転送のためのアドレシングとバス制
御を与える。終了フェーズは、動作の完了後行なわれ、
そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の状
況を表示する。データ転送の全てのフェーズの間、ＤＭ
ＡＣ２０９は次の３つの動作モードのうちの１つにある
。
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロードし、チャネルを開始させる。転送フェー
ズの間、ＤＭＡＣ２０９はオペランド転送のための要求
を受け入れて、その転送のためのアドレシングとバス制
御を与える。終了フェーズは、動作の完了後行なわれ、
そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の状
況を表示する。データ転送の全てのフェーズの間、ＤＭ
ＡＣ２０９は次の３つの動作モードのうちの１つにある
。
（１）ＩＤＬＥ （遊休）−これは、ＤＭＡＣ２０９が
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
＜２）Ｍ、ＰＵ−これは、ＤＭＡＣがシステム中の別の
バス°マスタ（通常、主システム・プロセッサ６２）に
よってチップ選択されたとき入る状態である。このモー
ドでは、チャネル動作をチエツクし、あるいはブロック
転送の状況全チエツクするために、ＤＭＡＣ内部レジス
タが読み書きされる。
バス°マスタ（通常、主システム・プロセッサ６２）に
よってチップ選択されたとき入る状態である。このモー
ドでは、チャネル動作をチエツクし、あるいはブロック
転送の状況全チエツクするために、ＤＭＡＣ内部レジス
タが読み書きされる。
＜３）ＤＭ−これは、ＤＭＡＣ２０９が、オペランド転
送を実行するためにバス・マスタとして動作していると
きに入る状態である。
送を実行するためにバス・マスタとして動作していると
きに入る状態である。
ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、（ｃ
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーしこよって、転送のソース及び
宛先を指定するように初期化される。さらにまた、ブロ
ックの、転送されるオペランドの数をカウントするため
に、メモリ転送カウント−レジスタも初期化される。
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーしこよって、転送のソース及び
宛先を指定するように初期化される。さらにまた、ブロ
ックの、転送されるオペランドの数をカウントするため
に、メモリ転送カウント−レジスタも初期化される。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
件列アレイ連鎖モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやはリアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要なくアレイ・エント
リを容易に移動しまたは挿入することを可能ならしめる
。また、アレイ中のエントリの数は、ＤＭＡＣ２０９中
で指定する必要はない。このアドレシング・モードは、
この実施例では、ＤＭＡＣ２０９によって、以下詳述す
る方法でリンク・リストから自由ワーク・キュー・ブロ
ック（ＷＱＢ）にアクセスするために使用される。
が、メモリ・アレイ中の各エントリがやはリアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要なくアレイ・エント
リを容易に移動しまたは挿入することを可能ならしめる
。また、アレイ中のエントリの数は、ＤＭＡＣ２０９中
で指定する必要はない。このアドレシング・モードは、
この実施例では、ＤＭＡＣ２０９によって、以下詳述す
る方法でリンク・リストから自由ワーク・キュー・ブロ
ック（ＷＱＢ）にアクセスするために使用される。
ＤＭＡＣ２０９は、ＤＭＡ動作の完了、またはＰＣＬ線
５７ａ乃至５７ｄを使用する装置の要求時なとのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をがけることになる。ＤＭＡＣ２０９は、プロセッサ４
素６２ベクタ割り込み構造で使用するためニー ８個の
チップ上ベクタ・レジスタに割り込みベクタを保持する
。２っの割り込みベクタ、すなわち、正常割り込みベク
タ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）はど
のチャネルにも利用可能である。
５７ａ乃至５７ｄを使用する装置の要求時なとのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をがけることになる。ＤＭＡＣ２０９は、プロセッサ４
素６２ベクタ割り込み構造で使用するためニー ８個の
チップ上ベクタ・レジスタに割り込みベクタを保持する
。２っの割り込みベクタ、すなわち、正常割り込みベク
タ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）はど
のチャネルにも利用可能である。
各チャネルは、Ｏｌｌ、２または３の優先レベルを与え
られており、すなわち、チャネル０．１．２．３はそれ
ぞれ優先レベルＯ１２，２，１を割当てられている（優
先レベルＯが最高である）。
られており、すなわち、チャネル０．１．２．３はそれ
ぞれ優先レベルＯ１２，２，１を割当てられている（優
先レベルＯが最高である）。
要求は、装置によって外部的に発生されるか、ＤＭＡＣ
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に可屈なバス帯域の一部
を選択することによって決定される限定された速度で発
生される。外部要求は、各チャネルに関連する要求信号
によって発生されるバースト要求またはサイクル・スチ
ール要求のどちらかである。
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に可屈なバス帯域の一部
を選択することによって決定される限定された速度で発
生される。外部要求は、各チャネルに関連する要求信号
によって発生されるバースト要求またはサイクル・スチ
ール要求のどちらかである。
ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＣ３を加えたもののめいめいごとに、１７個のレジ
スタ（第１８図）をもち、それらは全てソフトウェアの
制御下にある。
スタＣ３を加えたもののめいめいごとに、１７個のレジ
スタ（第１８図）をもち、それらは全てソフトウェアの
制御下にある。
ＤＭＡＣ２０９レジスタは、ソース及び宛先アドレス及
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ボート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣ３
Ｒがまた、チャネル活動、周辺人力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラーＷ報を与える。−膜制御レジスタＣ３は、限
定された自動要求ＤＭＡ動作で使用すべきバス利用係数
を選択する。
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ボート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣ３
Ｒがまた、チャネル活動、周辺人力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラーＷ報を与える。−膜制御レジスタＣ３は、限
定された自動要求ＤＭＡ動作で使用すべきバス利用係数
を選択する。
入力及び出力信号は、機能的には、以下で説明する群に
構成されろく第１９Ａ図参照）。
構成されろく第１９Ａ図参照）。
アドレス／データ・バス（Ａ８−Ａ２３．ＤＯ−Ｄ１５
）は、１６ビツト・バスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを入力し、（プロセッサ要素第
２読取またはＤＭＡＣ書込みの間に）外部装置にデータ
を出力するための両方向データ・バスとして使用される
。これは３状態バスであって、マルチプレクス線○ＷＮ
及びＤＤＩ’Ｒによって制御される外部ラッチ及びバッ
ファ２３３．２３４を使用してデマルチプレクスされる
。
）は、１６ビツト・バスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを入力し、（プロセッサ要素第
２読取またはＤＭＡＣ書込みの間に）外部装置にデータ
を出力するための両方向データ・バスとして使用される
。これは３状態バスであって、マルチプレクス線○ＷＮ
及びＤＤＩ’Ｒによって制御される外部ラッチ及びバッ
ファ２３３．２３４を使用してデマルチプレクスされる
。
バス２４７の下位アドレス・バス線Ａ１乃至Ａ７は、Ｍ
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤＭＡモードにおいて下位７アドレス出力を与え
るために使用される。
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤＭＡモードにおいて下位７アドレス出力を与え
るために使用される。
機能コード線ＦＣＯ乃至Ｆｅ２は、３状態出力であって
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・バス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡバス・サイク
ルの間に使用されるアドレスを与えるレジスタに応じて
、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣの
うちの１つから持って来られる。
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・バス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡバス・サイク
ルの間に使用されるアドレスを与えるレジスタに応じて
、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣの
うちの１つから持って来られる。
非同期バス制御線は、次の制御信号、すなわち、選択ア
ドレス・ストローブ、読取／ｉｌ込、上方及び下方デー
タ・ストローブ、及びデータ転送肯定応答を使用して非
同期データ転送を制御する。
ドレス・ストローブ、読取／ｉｌ込、上方及び下方デー
タ・ストローブ、及びデータ転送肯定応答を使用して非
同期データ転送を制御する。
選択人力線２９６は、ＭＰＵバス・サイクルのためにＤ
ＭＡＣ２０９を選択するために使用される。その線が立
ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデータ
・ストローブ（あるいは８ビツト・バスを使用した時の
ＡＯ）は、その転送に関与することになる内部ＤＭＡＣ
レジスタを選択する。選択は、アドレス・デコード信号
をアドレス及びデータ・ストローブで修飾することによ
って発生されるべきである。
ＭＡＣ２０９を選択するために使用される。その線が立
ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデータ
・ストローブ（あるいは８ビツト・バスを使用した時の
ＡＯ）は、その転送に関与することになる内部ＤＭＡＣ
レジスタを選択する。選択は、アドレス・デコード信号
をアドレス及びデータ・ストローブで修飾することによ
って発生されるべきである。
、第１２７０ｂ上ノアドレス−ストローブ（ＡＳ）は、
ＤＭＡモードで、有効アドレスがアドレス・バス１６１
上にあることを示すために出力として使用される両方向
信号である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは
くもしＤＭＡＣがバスの使用を要求しそれを許可されて
いたなら）ＤＭＡＣが何時バスの制御を得ることができ
るかを決定するために入力として使用される。
ＤＭＡモードで、有効アドレスがアドレス・バス１６１
上にあることを示すために出力として使用される両方向
信号である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは
くもしＤＭＡＣがバスの使用を要求しそれを許可されて
いたなら）ＤＭＡＣが何時バスの制御を得ることができ
るかを決定するために入力として使用される。
読取／書込は、バス・サイクルの間にデータ転送の方向
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・バス２２３へ向かって多電ること
を示し、低レベルが、データ・バスからＤＭＡＣ２０，
９への転送を示す。ＤＭＡモードでは、高レベルは、ア
ドレスされたメモリ２１０からデータ・バス２２３への
転送を示し、低レベルが、データ・バス２２３からアド
レスされたメモリ２１０への転送を示す。
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・バス２２３へ向かって多電ること
を示し、低レベルが、データ・バスからＤＭＡＣ２０，
９への転送を示す。ＤＭＡモードでは、高レベルは、ア
ドレスされたメモリ２１０からデータ・バス２２３への
転送を示し、低レベルが、データ・バス２２３からアド
レスされたメモリ２１０への転送を示す。
上方及び下方データ・ストローブ両方向線（図示しない
）は、バス上でデータが有効である時と、Ｄ８−１５ま
たはＤＯ−７のうちバスのどの部分が転送に関与すべき
かを示す。
）は、バス上でデータが有効である時と、Ｄ８−１５ま
たはＤＯ−７のうちバスのどの部分が転送に関与すべき
かを示す。
データ転送肯定応答（ＤＴＡＣＫ）両方向線２６５は、
非同期バス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２かもデータを受け入
れ、またはプロセッサ要素６２のためにバス上にデータ
を配置したことを示す。ＤＭＡモードでは、この人力２
６５は、バス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＴＡＣ，に２６５
が否定される状態にとどまっている限り、ＤＭＡＣはバ
ス・サイクルに待ちサイクルを挿入し、ＤＭＡＣ２６５
が立ち上がった時、バス・サイクルは終了される（但し
、ＰＣＬ２５７がレディ信号として使用されるときは例
外であって、その場合、両信号は、サイクルが完了する
前に立ち上げられなくてはならない）。
非同期バス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２かもデータを受け入
れ、またはプロセッサ要素６２のためにバス上にデータ
を配置したことを示す。ＤＭＡモードでは、この人力２
６５は、バス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＴＡＣ，に２６５
が否定される状態にとどまっている限り、ＤＭＡＣはバ
ス・サイクルに待ちサイクルを挿入し、ＤＭＡＣ２６５
が立ち上がった時、バス・サイクルは終了される（但し
、ＰＣＬ２５７がレディ信号として使用されるときは例
外であって、その場合、両信号は、サイクルが完了する
前に立ち上げられなくてはならない）。
線ＯＷＮ及びＤＤＩＲ上の多重制御信号は、バス２４８
上のアドレス及びデータ情報を分離し、あるＤＭＡＣバ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータを転送するべく外部マルチプレクス／デ
マルチプレクヌ装置２３３．２３４を制御するために使
用される。ＯＷＮ、４は、ＤＭＡＣ２０９がバスを制御
しつつあることを示す出力である。それは、外部アドレ
ス・ドライバと、制御信号バッファとをターン・オンさ
せるために使用される。
上のアドレス及びデータ情報を分離し、あるＤＭＡＣバ
ス・サイクルの間にデータ・バス２２３の上半分と下半
分の間でデータを転送するべく外部マルチプレクス／デ
マルチプレクヌ装置２３３．２３４を制御するために使
用される。ＯＷＮ、４は、ＤＭＡＣ２０９がバスを制御
しつつあることを示す出力である。それは、外部アドレ
ス・ドライバと、制御信号バッファとをターン・オンさ
せるために使用される。
バス要求（ＢＲ）線２６９は、ローカル・バス２２３．
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。
バス許可（ＢＧ）線２６８は、ＤＭＡＣ２０９に、現在
のバス・サイクルが完了すると直ぐにバス支配権を引き
受けてよいことを知らせるために、外部バス・アービタ
１６によって立ち上げられる入力である。
のバス・サイクルが完了すると直ぐにバス支配権を引き
受けてよいことを知らせるために、外部バス・アービタ
１６によって立ち上げられる入力である。
６％ ２５８ ａ及び２５８ｂ上の２つの割り込み制御
信号ＩＲＱ及びＩＡＣＫは、割り込み論理２１２を介し
て、プロセッサ要素６２との割り込み要求／ｆ定応答ハ
ンドシェーク・シーケンスを形成する。線２５８ｂ上の
割り込み肯定応答（ＩＡＣＫ）は、プロセッサ要素６２
がＤＭＡＣ２０９から割り込みを受け取ったことを通知
するために、論理２１６を介してプロセッサ要素ｅ２に
よって立ち上げられる。ＩＡＣＫの立ち上げに応答して
、ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルーチ
ンのアドレスをフェッチするために、プロセッサ要素６
２によって使用されることになるバス２２３のＤｏ−Ｄ
７上のベクタを配置する。
信号ＩＲＱ及びＩＡＣＫは、割り込み論理２１２を介し
て、プロセッサ要素６２との割り込み要求／ｆ定応答ハ
ンドシェーク・シーケンスを形成する。線２５８ｂ上の
割り込み肯定応答（ＩＡＣＫ）は、プロセッサ要素６２
がＤＭＡＣ２０９から割り込みを受け取ったことを通知
するために、論理２１６を介してプロセッサ要素ｅ２に
よって立ち上げられる。ＩＡＣＫの立ち上げに応答して
、ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルーチ
ンのアドレスをフェッチするために、プロセッサ要素６
２によって使用されることになるバス２２３のＤｏ−Ｄ
７上のベクタを配置する。
装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
線２６３ａ乃至２６３ｄ上の要求（ＲＥＱＯ乃至Ｒ，Ｅ
Ｑ ３ ）人力は、主記憶１６２と記憶２１０の間の
オペランド転送を要求するために論理２５３によって立
ち上げられる。
Ｑ ３ ）人力は、主記憶１６２と記憶２１０の間の
オペランド転送を要求するために論理２５３によって立
ち上げられる。
線２６４ａ乃至２６４ｄ上の肯定応答（ＡＣＫＯ乃至Ａ
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。
周辺制御線（ＰＣＬＯ乃至ＰＣＬ３）２５７ａ乃至２５
７ｄは、レディ、取り消し、再ロード、状況、割り込み
、またはイネーブル・クロック入力として、あるいは開
始パルス出力として機能するようにセットされる、イン
ターフェース論理２５３及びＤＭ、ＡＣ２０９の間の双
方向線である。
７ｄは、レディ、取り消し、再ロード、状況、割り込み
、またはイネーブル・クロック入力として、あるいは開
始パルス出力として機能するようにセットされる、イン
ターフェース論理２５３及びＤＭ、ＡＣ２０９の間の双
方向線である。
データ転送完了＜ＤＴＣ）２６７は、ＤＭＡＣバス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡ、Ｃ２０９によって立ち上げられる出
力である。
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡ、Ｃ２０９によって立ち上げられる出
力である。
完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣバス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によって立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのバス・サイクルの間にこの信号を出す。
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によって立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのバス・サイクルの間にこの信号を出す。
Ｅ １２Ｅ、バス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９Ｃ図と第２０図）（Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の便宜上、ＢＣＵイ
ンターフェース論理２０５（第１６図）がさまざまな機
能ユニットに分けられている。このため、論理２０５は
、アダプタ１５４とＢＣＵ１５６の間のデータ転送の速
度と性能を高めるためローカル・データ・バス２２３と
アダプタ・チャネルＯ１１との間に介在された複数のイ
ンターフェース・レジスタをもつ。インターフェース２
０５のハードウェア論理２５３は、ＤＭＡＣ２０９と、
アドレス・デコード及び調停論理２１６と、アドレス・
ストローブ論理２１５とともに、ＢＣＵ１６６の動作を
制御する。
１９Ａ乃至第１９Ｃ図と第２０図）（Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の便宜上、ＢＣＵイ
ンターフェース論理２０５（第１６図）がさまざまな機
能ユニットに分けられている。このため、論理２０５は
、アダプタ１５４とＢＣＵ１５６の間のデータ転送の速
度と性能を高めるためローカル・データ・バス２２３と
アダプタ・チャネルＯ１１との間に介在された複数のイ
ンターフェース・レジスタをもつ。インターフェース２
０５のハードウェア論理２５３は、ＤＭＡＣ２０９と、
アドレス・デコード及び調停論理２１６と、アドレス・
ストローブ論理２１５とともに、ＢＣＵ１６６の動作を
制御する。
インターフェース・レジスタは、アダプタ１５４とＢＣ
Ｕｌ、５６の間のデータ転送の状況を保持するために、
チャネルＯ及び１コマンド状況バス２４９．２５２に結
合されたチャネル０読取状況レジスタ２２９及びチャネ
ル１書込状況レジスタ２３０を有する。
Ｕｌ、５６の間のデータ転送の状況を保持するために、
チャネルＯ及び１コマンド状況バス２４９．２５２に結
合されたチャネル０読取状況レジスタ２２９及びチャネ
ル１書込状況レジスタ２３０を有する。
チャネル０及び１コマンド・レジスタ２１４．２２５は
、ＢＣＵ１５６からアダプタ１５４、Ｓ／３７０へのデ
ータ転送コマンドを一時的に保持する。
、ＢＣＵ１５６からアダプタ１５４、Ｓ／３７０へのデ
ータ転送コマンドを一時的に保持する。
チャネル０．１アドレス／データ・レジスタ２１９．２
２７は、Ｓ／３７０ Ｉ１０データ転送の間に、アダ
プタ１５４に転送するためのＳ／３７０アドレスを保持
する。レジスタ２２７はまた、アダプタ１５４に対する
データ転送（アドレス転送毎に６４バイトまで）の成功
したＩ１０データ・ワード（４バイトまで）をも保持す
る。
２７は、Ｓ／３７０ Ｉ１０データ転送の間に、アダ
プタ１５４に転送するためのＳ／３７０アドレスを保持
する。レジスタ２２７はまた、アダプタ１５４に対する
データ転送（アドレス転送毎に６４バイトまで）の成功
したＩ１０データ・ワード（４バイトまで）をも保持す
る。
チャネル０読取バツフアは、ＢＣＵメイルボックス読取
及びＳ／３７０ Ｉ１０書込動作の間に、アダプタ１
５４から転送されたデータを受け取る。
及びＳ／３７０ Ｉ１０書込動作の間に、アダプタ１
５４から転送されたデータを受け取る。
チャネル０、ＩＢＳＭｍ取／書込セレクト・アップ・バ
イト・カウンタ２２０．２２２及び８５Ｍ読取／書込境
界カウンタ２２１．２２４は、ＢＣＵｌ、５６からアダ
プタ１５４へのデータの転送のためのバイト・カウント
を保持する。その両カウンタは、データ転送によるＳ／
３７０６４バイト・アドルスの交差を防止するために各
チャネル毎に必要である。後で詳細に説明するけれども
、カウンタ２２０．２２１は、初期的にはＩ／Ｏ１００
ために転送されるべき全体のバイト・カウント（４ＫＢ
まで）を記憶し、最後のブロック（６４バイト）転送の
場合にのみ、すなわち最後のコマンド／データ転送動作
の場合に、５７３７０開始アドレスを部分的に形成する
ようにレジスタ２１４．２２５にカウント値を転送する
ために使用される。境界カウンタ２２１．２２４は、ど
れかの単一のコマンド・データ転送動作の場合に、ＢＣ
Ｕ１５６によって境界交差が検出されたとき、またはバ
イト・カウントが６４バイトよりも大きいとき、Ｓ／３
７０アドレスを（部分的に）与えるために使用される。
イト・カウンタ２２０．２２２及び８５Ｍ読取／書込境
界カウンタ２２１．２２４は、ＢＣＵｌ、５６からアダ
プタ１５４へのデータの転送のためのバイト・カウント
を保持する。その両カウンタは、データ転送によるＳ／
３７０６４バイト・アドルスの交差を防止するために各
チャネル毎に必要である。後で詳細に説明するけれども
、カウンタ２２０．２２１は、初期的にはＩ／Ｏ１００
ために転送されるべき全体のバイト・カウント（４ＫＢ
まで）を記憶し、最後のブロック（６４バイト）転送の
場合にのみ、すなわち最後のコマンド／データ転送動作
の場合に、５７３７０開始アドレスを部分的に形成する
ようにレジスタ２１４．２２５にカウント値を転送する
ために使用される。境界カウンタ２２１．２２４は、ど
れかの単一のコマンド・データ転送動作の場合に、ＢＣ
Ｕ１５６によって境界交差が検出されたとき、またはバ
イト・カウントが６４バイトよりも大きいとき、Ｓ／３
７０アドレスを（部分的に）与えるために使用される。
カウンタ２２０，２２１．２２２及び２２４は、チャネ
ルＯまたは１上での各データ転送の後に適宜デクリメン
トされる。
ルＯまたは１上での各データ転送の後に適宜デクリメン
トされる。
キュー・カウンタ２５４は、アダプタ１５４を介するＳ
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
上記インターフェース・レジスタを選択するためのアド
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。
アダプタ１５４から論理２５３に至る、プロセッサから
ＢＣＵへの要求、Ｊ ２５６ ａ上の信号は、ＢＣＵ１
６Ｂに、Ｓ／３７０メイルボツクス読取要求がレディで
あることを通知する。この信号は、メイルボックス情報
がローカル記憶２１０に格納されてしまうまで、線２５
６ｂ上のＢＣＵＰＵ肯定応答信号によってリセットされ
ない。
ＢＣＵへの要求、Ｊ ２５６ ａ上の信号は、ＢＣＵ１
６Ｂに、Ｓ／３７０メイルボツクス読取要求がレディで
あることを通知する。この信号は、メイルボックス情報
がローカル記憶２１０に格納されてしまうまで、線２５
６ｂ上のＢＣＵＰＵ肯定応答信号によってリセットされ
ない。
タグ−アップ及びタグ・ダウン線２６２ａ乃至２６２ｄ
は、アダプタ・チャネル０．１上で、ＢＣＵ １．５６
とアダプタ１５４の間のデータをストローブするために
使用される。
は、アダプタ・チャネル０．１上で、ＢＣＵ １．５６
とアダプタ１５４の間のデータをストローブするために
使用される。
ＢＣＵ論理２５３とＤＭＡＣ２０９の間には、ハンドシ
ェーク信号が与えられる。ＢＣＵ揄理は、各ＤＭＡチャ
ネルに１つづつ、１２６３ａ乃至２６３ｄ上にサービス
要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上の
肯定応答信号で応える。選択２７０１データ転送応答２
６５、周辺制御線２５７ａ乃至２５７ｄ、データ転送完
了２６７などの他の線は、ＤＭＡＣ２０９に関連して既
に説明済みである。
ェーク信号が与えられる。ＢＣＵ揄理は、各ＤＭＡチャ
ネルに１つづつ、１２６３ａ乃至２６３ｄ上にサービス
要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上の
肯定応答信号で応える。選択２７０１データ転送応答２
６５、周辺制御線２５７ａ乃至２５７ｄ、データ転送完
了２６７などの他の線は、ＤＭＡＣ２０９に関連して既
に説明済みである。
（Ｂ）ＢＣＵ切り放し及び割り込み論理２１５゜２１６
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム・
イメージ環境なとのＳ／８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能とは、
ここでは、Ｓ／８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の両機能は、５７８８オペレーテイング・システムに透
過的な様式で働く。ＢＣＵ１５６には、切り放し及び割
り込み論理２１５．２１６が設けられている。
（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム・
イメージ環境なとのＳ／８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能とは、
ここでは、Ｓ／８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の両機能は、５７８８オペレーテイング・システムに透
過的な様式で働く。ＢＣＵ１５６には、切り放し及び割
り込み論理２１５．２１６が設けられている。
「切り放し」論理は、各命令実行サイクルの間、Ｓ／８
８プロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセツサ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連５７８８ハードウエアに対してではなく、Ｂ
ＣｔＪ１５６に対してゲートされる。この動作は、Ｓ／
８８オペレーテイング・システム及びハードウェアが、
マシン・サイクルが生じていることを知ることを禁止し
、すなわち、その動作は、Ｓ／８８には透過的である。
８プロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５６及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセツサ６２からのアドレス・ストローブ（ＡＳ）信
号が、関連５７８８ハードウエアに対してではなく、Ｂ
ＣｔＪ１５６に対してゲートされる。この動作は、Ｓ／
８８オペレーテイング・システム及びハードウェアが、
マシン・サイクルが生じていることを知ることを禁止し
、すなわち、その動作は、Ｓ／８８には透過的である。
しかし、Ｓ／８８プロセツサ６２は、このマシン・サイ
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ ｌ
１０ｍ作に関連する機能を実行するために、ＢＣＵ１５
６中のさまざまな要素を選択し制御するために使用され
る。
クルの間ＢＣＵ１５６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ ｌ
１０ｍ作に関連する機能を実行するために、ＢＣＵ１５
６中のさまざまな要素を選択し制御するために使用され
る。
５７８８プロセツサ６２上で走る特殊アプリケーション
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５６に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８バス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８５
との通信を開始する。
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５６に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８バス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８５
との通信を開始する。
ＢＣＵ１５６中のＤＭＡＣ２０９及び他の論理は、この
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）でＳ／８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）でＳ／８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ １１０動作のファームウェアの概要の一
例を参照して簡単に説明する。
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ １１０動作のファームウェアの概要の一
例を参照して簡単に説明する。
さて、多重相手二ニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介して５７８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
のユニット・ベースで、ＤＭＡＣ２０９を介して５７８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
ＭＡＣ１及びカスタム論理を含む双対Ｓ／３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に〉並列
に動作する。
ＭＡＣ１及びカスタム論理を含む双対Ｓ／３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に〉並列
に動作する。
このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるかのように見える。この２重に複製されたハー
ドウェアを、第２１図に示すように、単一の動作ユニッ
トと考えても以下の説明では差し支えなかろう。
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるかのように見える。この２重に複製されたハー
ドウェアを、第２１図に示すように、単一の動作ユニッ
トと考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筐体中に８個まで
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、ｌ１０Ｉ１１能
と、電源とを共有する。ユニット２９５（及び他のユニ
ット２９５−２と２９５−８）は、第７図のボード２１
．２３などの組ボードの対に対応する。重要なことは、
この多重ＣＰＵ構戒構成いて、ｓ／８８プロセッサ・ユ
ニット６２乃至６２−８が、５７８８のワークロードを
共有するマルチプロセッサとして動作するが、Ｓ／３７
０ユニット８５乃至８５−８は個別且つ独立に動作して
、相互に通信しないことである。８Ｓ／３７０ユニツト
は、それ本来のオペレーティング・システムの制御のも
とで動作し、（Ｓ／３７０であれＳ／８８であれ）筐体
内の他のＣＰＵについては関知しない。
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、Ｓ／８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、ｌ１０Ｉ１１能
と、電源とを共有する。ユニット２９５（及び他のユニ
ット２９５−２と２９５−８）は、第７図のボード２１
．２３などの組ボードの対に対応する。重要なことは、
この多重ＣＰＵ構戒構成いて、ｓ／８８プロセッサ・ユ
ニット６２乃至６２−８が、５７８８のワークロードを
共有するマルチプロセッサとして動作するが、Ｓ／３７
０ユニット８５乃至８５−８は個別且つ独立に動作して
、相互に通信しないことである。８Ｓ／３７０ユニツト
は、それ本来のオペレーティング・システムの制御のも
とで動作し、（Ｓ／３７０であれＳ／８８であれ）筐体
内の他のＣＰＵについては関知しない。
多重処理環境及びＳ／８８アーキテクチヤのため１通常
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通パス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通パス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
サービスを与えているユニットがどれであるかに拘らず
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエントリ点が存在し、割
り込みの後処理は、（単一の）オペレーティング・シス
テムによって決定され処理される。
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエントリ点が存在し、割
り込みの後処理は、（単一の）オペレーティング・シス
テムによって決定され処理される。
多重ｉｓ／３７０構成においては、全ての正常Ｓ／８８
割り込みが上述のように動作し、Ｓ／８８ハンドラ・コ
ードは変更されない。また、ＤＭＡＣ２０９乃至２０９
−８の割り込み提供を可能ならしめるわずかなハードウ
ェアの変更は、通常のＳ／８８割り込み機構及びソフト
ウェアに対して完全に透過的である。
割り込みが上述のように動作し、Ｓ／８８ハンドラ・コ
ードは変更されない。また、ＤＭＡＣ２０９乃至２０９
−８の割り込み提供を可能ならしめるわずかなハードウ
ェアの変更は、通常のＳ／８８割り込み機構及びソフト
ウェアに対して完全に透過的である。
必要条件として、ＤＭＡＣ割り込みが、ＤＭＡＣ，ＢＣ
Ｕ及びＳ／３７０が接続される５７８８プロセツサ６２
によってのみ処理されなくさはならなず、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いに干渉する
ことができないようになっていなくてはならない、とい
うことがある。このため、ＤＭＡＣＩＲＱ線２５８ａは
、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ２
０９はＳ／８８プロセツサ６２に接続されて、通常のＳ
／８８割り込み要求線のようには共通Ｓ／８８パス３０
上にはあられれない。Ｓ／３７０サポートのために、５
７８８から奪われたタイム・スライスの間に、所与のＳ
／８８プロセツサ６２が、直接接続されたＳ／３７０に
対して専用となる。
Ｕ及びＳ／３７０が接続される５７８８プロセツサ６２
によってのみ処理されなくさはならなず、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いに干渉する
ことができないようになっていなくてはならない、とい
うことがある。このため、ＤＭＡＣＩＲＱ線２５８ａは
、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ２
０９はＳ／８８プロセツサ６２に接続されて、通常のＳ
／８８割り込み要求線のようには共通Ｓ／８８パス３０
上にはあられれない。Ｓ／３７０サポートのために、５
７８８から奪われたタイム・スライスの間に、所与のＳ
／８８プロセツサ６２が、直接接続されたＳ／３７０に
対して専用となる。
主要Ｓ／８８ベクタ・テーブル内の８つのユーザー・ベ
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、Ｓ／８８オペレーテイング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全ての５７８８プロセツサによって使用される。
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、Ｓ／８８オペレーテイング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全ての５７８８プロセツサによって使用される。
各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ＞出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー リンク
・リスト、及び全ての制御パラメータにアクセスする。
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー リンク
・リスト、及び全ての制御パラメータにアクセスする。
このハードウェア・デザインは、共通仮想アドレス切り
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８ Ｓ／３７０６２が、自己の記憶２１
０にアクセスできることを保証する。すなわち、Ｓ／８
８仮想アドレス空間００７ＥＸＸＸＸは、２１．２３な
どの各組ユニットが第１０図に示すような専用５７８８
物理記憶をもっていても全てのＳ／８８−Ｓ／３７０マ
イクロプロセツサによって使用される。
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８ Ｓ／３７０６２が、自己の記憶２１
０にアクセスできることを保証する。すなわち、Ｓ／８
８仮想アドレス空間００７ＥＸＸＸＸは、２１．２３な
どの各組ユニットが第１０図に示すような専用５７８８
物理記憶をもっていても全てのＳ／８８−Ｓ／３７０マ
イクロプロセツサによって使用される。
多重Ｓ／３７０構成においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓ／８８動作との非干渉性を保証する。
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓ／８８動作との非干渉性を保証する。
そして、「遺失ＪＳ／８８ＣＰＵ時間を除き、これらの
割り込みのサービスはＳ／８８オペレーテイング・シス
テムに透過的である。
割り込みのサービスはＳ／８８オペレーテイング・シス
テムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ツトの分離及び保護を行ないなからＳ／３７０ＤＭＡＣ
割り込みの間欠的「要求時専用」サービスを、多重処理
システム動作に実質的に影響を与えることなく、また多
重処理オペレーティング・システムを実質的に変更する
ことなく遠戚するのである。
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多重Ｓ／３７０ユニ
ツトの分離及び保護を行ないなからＳ／３７０ＤＭＡＣ
割り込みの間欠的「要求時専用」サービスを、多重処理
システム動作に実質的に影響を与えることなく、また多
重処理オペレーティング・システムを実質的に変更する
ことなく遠戚するのである。
各ＤＭＡＣ割り込み機構を詳細に説明するために、ここ
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置がＳ／８８プロセツサ６
２に割り込み要求を提供する時、単一ＩＲＱ線２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
線は、Ｓ／８８プロセツサ・アーキテクチャによって記
述されているような様式でエンコーディング回路２９３
に結線され、以て、特定優先レベル６で入力ビンＩＰＬ
Ｏ乃至ＩＰＬ２を介してＳ／８８プロセツサ６２にエン
コードされた割り込み要求を提供する。
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置がＳ／８８プロセツサ６
２に割り込み要求を提供する時、単一ＩＲＱ線２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
線は、Ｓ／８８プロセツサ・アーキテクチャによって記
述されているような様式でエンコーディング回路２９３
に結線され、以て、特定優先レベル６で入力ビンＩＰＬ
Ｏ乃至ＩＰＬ２を介してＳ／８８プロセツサ６２にエン
コードされた割り込み要求を提供する。
プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
内部的にプロセッサ６２によって制御される■ＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・バス１
６１人上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・バス１６１Ｄに
ゲートする。
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・バス１
６１人上に、固有のアドレス構成が提供される。これは
また、効率的にも、割り込み装置からのベクタ番号の要
求でもある。要求を出す全ての装置は、サービスされて
いる優先レベルを自己の優先レベルと比較し、一致する
優先レベルをもつ装置が、プロセッサ６２が読むために
、１バイトのベクタ番号をそのデータ・バス１６１Ｄに
ゲートする。
ベクタ番号が一旦得られると、プロセッサ６２は、監視
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって遠
戚され、以て例外ベクタのメモリ・アドレスが与えられ
る。
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって遠
戚され、以て例外ベクタのメモリ・アドレスが与えられ
る。
このベクタは、割り込みハンドラ・コードのための新し
いプログラム・カウンタ値である。
いプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動作の組合せに
よって行なわれ、プログラム命令実行を必要としない。
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動作の組合せに
よって行なわれ、プログラム命令実行を必要としない。
その正味の効果は、より高い優先順位割り込みハンドラ
を実行するために、前以て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
を実行するために、前以て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
レベル６に結び付けられ、プロセッサｅ２アーキテクチ
ャに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
レベル６に結び付けられ、プロセッサｅ２アーキテクチ
ャに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
デコード及び調停論理（第１９Ａ図）とＡＳ制御論理２
１５は、Ｓ／８８プロセッサ６２切り放し機能を与える
こと以外に、ＩＡＣＫサイクルの間にこの割り込み機能
を制御する。
１５は、Ｓ／８８プロセッサ６２切り放し機能を与える
こと以外に、ＩＡＣＫサイクルの間にこの割り込み機能
を制御する。
これらの詳細なハードウェア機能を、第１９Ａ図の論理
２１５及び２１６を詳細に示す第２０図を参照して説明
する。プロセッサ要素（ＰＥ）６２からのアドレス・ス
トローブ線２７０は、制御論理２１５の１つの人力に結
合される。論理２１６は、一対のデコード回路２８０，
２８．１をもつ。回路２８０の出力２８２は、論理２１
５に結合され、回路２８．０の出力２８２もまた、ＡＮ
Ｄゲート２９１及び２８７を介して論理２１５に結合さ
れる。通常、命令実行の間に、デコード回路２８０．２
８１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ６
２に接続されたＳ／８８ハードウエアに対する正常アド
レス・ストローブであるＩｉ２７０ ａに論理２１５を
介して通過させる。
２１５及び２１６を詳細に示す第２０図を参照して説明
する。プロセッサ要素（ＰＥ）６２からのアドレス・ス
トローブ線２７０は、制御論理２１５の１つの人力に結
合される。論理２１６は、一対のデコード回路２８０，
２８．１をもつ。回路２８０の出力２８２は、論理２１
５に結合され、回路２８．０の出力２８２もまた、ＡＮ
Ｄゲート２９１及び２８７を介して論理２１５に結合さ
れる。通常、命令実行の間に、デコード回路２８０．２
８１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ６
２に接続されたＳ／８８ハードウエアに対する正常アド
レス・ストローブであるＩｉ２７０ ａに論理２１５を
介して通過させる。
しかし、５７８８プロセツサ６２によって実行される命
令が、アドレス・パス１６１Ａ上に、００７Ｅ“（これ
は、ＰＥ６２をそのＳ／８８ハードウエアから切り放し
、ＰＥ６２をＳ／３７０ Ｉ１０動作に関連する機能の
ためにＢＣＵＩ５Ｇに結合することを意味する）に等し
い、１６進上位４桁をもつ仮想アドレスを印加するなら
、デコード論理２８０は、線２７０ａ上のＡＳ信号をブ
ロックするために線２８２上に信号を配置し、線２７０
ｂを介してＢＣＩＪ１６６にＡＳを送る。デコード論理
２８０はまた、線ＦＣＯ−２上の適当な機能コードを検
出するように設計するこヒもできるが、それは単なる設
計事項である。第２２．２３及び２４図は、パス１６１
Ａ上のアドレス信号と、線２７０上のアドレス・ストロ
ーブとの間の遅延を示している。これは、ＡＳ信号が立
ち上げられる時点より前に線２７０ａ上のＡＳをブロッ
クすることを可能ならしめる。尚、そのアドレス・パス
に印加されるＳ／８８仮想アドレスの特殊なグループ以
外の手段を、ＰＥ６２をその関連Ｓ／８８ハードウエア
から切り放し、ＰＥ６２をＢＣＵ１６６に結合すること
を示す条件をデコードするために使用することもできる
ことが理解されよう。
令が、アドレス・パス１６１Ａ上に、００７Ｅ“（これ
は、ＰＥ６２をそのＳ／８８ハードウエアから切り放し
、ＰＥ６２をＳ／３７０ Ｉ１０動作に関連する機能の
ためにＢＣＵＩ５Ｇに結合することを意味する）に等し
い、１６進上位４桁をもつ仮想アドレスを印加するなら
、デコード論理２８０は、線２７０ａ上のＡＳ信号をブ
ロックするために線２８２上に信号を配置し、線２７０
ｂを介してＢＣＩＪ１６６にＡＳを送る。デコード論理
２８０はまた、線ＦＣＯ−２上の適当な機能コードを検
出するように設計するこヒもできるが、それは単なる設
計事項である。第２２．２３及び２４図は、パス１６１
Ａ上のアドレス信号と、線２７０上のアドレス・ストロ
ーブとの間の遅延を示している。これは、ＡＳ信号が立
ち上げられる時点より前に線２７０ａ上のＡＳをブロッ
クすることを可能ならしめる。尚、そのアドレス・パス
に印加されるＳ／８８仮想アドレスの特殊なグループ以
外の手段を、ＰＥ６２をその関連Ｓ／８８ハードウエア
から切り放し、ＰＥ６２をＢＣＵ１６６に結合すること
を示す条件をデコードするために使用することもできる
ことが理解されよう。
線２８２上のブロッキング信号は、調停論理２８５に至
る１１９０上のＰＥ６２０−カル・パス要求信号を発生
するために、ＯＲ回路２８４に印加される。論理２８５
は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置して
いない場合にのみＰＥ６２に対する要求を許可する。Ｐ
Ｅ６２バス許可線１９１は、ＤＭＡＣ要求がない場合に
のみ活動化される。ｖＡ１９１上のＰ２６２バス許可信
号は、ＢＣＵ１５６によるＰＥ６２動作の準備のために
ドライバ２１７及びドライバ／レシーバ２１８を介して
ローカル・パス２４７．２２３にＰＥ６２パス１６１Ａ
、Ｄを結合するために論理２５３を介してイネーブル線
２８６ａ、ｂ （第１９Ａ図〉を立ち上げる。データ及
びコマンドは、プロセッサ・パス１６１Ａ、Ｄが、ＰＥ
６２によって実行されつつある命令の制御の下でローカ
ル・パス２４７．２２３に結合されている間に、ＰＥ６
２とＢＣＵ１６６の要素の間で転送することができる。
る１１９０上のＰＥ６２０−カル・パス要求信号を発生
するために、ＯＲ回路２８４に印加される。論理２８５
は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置して
いない場合にのみＰＥ６２に対する要求を許可する。Ｐ
Ｅ６２バス許可線１９１は、ＤＭＡＣ要求がない場合に
のみ活動化される。ｖＡ１９１上のＰ２６２バス許可信
号は、ＢＣＵ１５６によるＰＥ６２動作の準備のために
ドライバ２１７及びドライバ／レシーバ２１８を介して
ローカル・パス２４７．２２３にＰＥ６２パス１６１Ａ
、Ｄを結合するために論理２５３を介してイネーブル線
２８６ａ、ｂ （第１９Ａ図〉を立ち上げる。データ及
びコマンドは、プロセッサ・パス１６１Ａ、Ｄが、ＰＥ
６２によって実行されつつある命令の制御の下でローカ
ル・パス２４７．２２３に結合されている間に、ＰＥ６
２とＢＣＵ１６６の要素の間で転送することができる。
アプリケーション・プログラムＥＸＥＣ３７０及びＥＴ
ＩＯファームウェアがそのような命令を含む。
ＩＯファームウェアがそのような命令を含む。
もしＤＭＡＣ要求が、ＩＩ！２８９上にあるなら、論理
２８５はＤＭＡＣ２０９に線１９０上のＰＥ６２要求に
対する優先権を与え、線２６８上のＤＭＡＣバス許可信
号がＤＭＡＣ２０９に戻され、ローカル・バス２４７．
２２３が、高速インターフェース・レジスタを介してロ
ーカル記憶２１０とアダプタ・チャネルＯ１１の間に接
続されるか、またはＢＣＵ１５６によるＤＭＡＣ動作の
準備のためにＤＭＡＣ２０９及びローカル記憶２１０の
間に接続される。
２８５はＤＭＡＣ２０９に線１９０上のＰＥ６２要求に
対する優先権を与え、線２６８上のＤＭＡＣバス許可信
号がＤＭＡＣ２０９に戻され、ローカル・バス２４７．
２２３が、高速インターフェース・レジスタを介してロ
ーカル記憶２１０とアダプタ・チャネルＯ１１の間に接
続されるか、またはＢＣＵ１５６によるＤＭＡＣ動作の
準備のためにＤＭＡＣ２０９及びローカル記憶２１０の
間に接続される。
それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１５．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５．
１７６．１７７〉から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、５７８
８オペレーテイング・システムには透過的である。
ってデコードされるとき、論理２１５．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５．
１７６．１７７〉から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、５７８
８オペレーテイング・システムには透過的である。
同様に、デコード論理２８１ （及び関連ハードウェア
）は、アドレス・ストローブ信号を線２７０ａからブロ
ックし、ＰＥ６２に対するＤ Ｍ Ａ Ｃ２０９割り込
みシーケンスの間に調停論理２８５に対するローカル・
バス要求を開始する。
）は、アドレス・ストローブ信号を線２７０ａからブロ
ックし、ＰＥ６２に対するＤ Ｍ Ａ Ｃ２０９割り込
みシーケンスの間に調停論理２８５に対するローカル・
バス要求を開始する。
より詳２シ＜は、ＤＭＡＣ２０９が割り込み信号を線２
５８ａ上に配置するとき、その割り込み信号は、ＯＲ回
路２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論
理２９３のレベル６人力と、ＭＩＰＬ○−２を介してＰ
Ｅ６２に印加される。
５８ａ上に配置するとき、その割り込み信号は、ＯＲ回
路２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論
理２９３のレベル６人力と、ＭＩＰＬ○−２を介してＰ
Ｅ６２に印加される。
ＰＥ８２は、割り込み肯定応答サイクルで応答する。（
割り込みレベルを含む）゛予定の論理ビットが出力ＦＣ
Ｏ−２及びアドレス・バス１６１Ａ（ビットＡ１−３、
Ａｌ６−１９）上に配置され、それらのビットは、線２
８３上に出力を発生するために論理２８１によってデコ
ードされる。
割り込みレベルを含む）゛予定の論理ビットが出力ＦＣ
Ｏ−２及びアドレス・バス１６１Ａ（ビットＡ１−３、
Ａｌ６−１９）上に配置され、それらのビットは、線２
８３上に出力を発生するために論理２８１によってデコ
ードされる。
この出力及びｍ２ＢＢｃ上の割り込み信号がＡＮＤゲー
ト２９１をして線２８７に信号を印加せしめ、以て論理
２１５をして、線２７０ｂを介してＢ、 ＣＵ論理２５
３にＡＳを印加させる。
ト２９１をして線２８７に信号を印加せしめ、以て論理
２１５をして、線２７０ｂを介してＢ、 ＣＵ論理２５
３にＡＳを印加させる。
線２８７上のこの信号は、ＡＳを線２７０ａからブロッ
クし、ＯＲ回路２８４を介して線１９０上に、調停論理
２８５に対するＰＥ６２パス要求を配置する。アドレス
・ストローブ（ＡＳ）信号は、Ｓ／８８ハードウエアに
至るのをブロックされるので、この割り込みは、Ｓ／８
８オペレーテイング・システムには透過的である。
クし、ＯＲ回路２８４を介して線１９０上に、調停論理
２８５に対するＰＥ６２パス要求を配置する。アドレス
・ストローブ（ＡＳ）信号は、Ｓ／８８ハードウエアに
至るのをブロックされるので、この割り込みは、Ｓ／８
８オペレーテイング・システムには透過的である。
特殊なＩＡＣＫビットが上述のようにバス１６１Ａ及び
ＦＣＯ−２上で受け取られるとき、線２７０ａ上のアド
レス・ストローブ信号をブロックし、ＯＲ回路２８４及
び線１９０を介して調停論理２８５上にＰＥ６２要求を
配置するために、デコード論理２８１が線２８３上に出
力信号を発生する。もし線２６９上にＤＭＡＣ要求がな
いなら、ＡＮＤゲー ト２９４−１ に対する第１９１
上でＰＥ６２パモ Ｄゲート２９４はＤＭＡＣ２０９に対する線２５８ｂ上
でＩ ＡＣＫ信号を発生する。これにより、ＤＭＡＣ２
０９に、その割り込みベクタを提供するように警告され
る。ＤＭＡＣは次に、ローカル・バス上にベクタを配置
して論理２５３に対する線２６５上で’ Ｄ Ｔ Ａ
ＣＪを立ち上げる。論理２５３は、１１ｉ２７ｏｂ上の
ＡＳ信号に応答して、ＤＭＡＣ２０９からＰＥ６２に適
切なベクタを読み込むべく回路２１７．２１８を介して
ローカル・バス２４８及び２２３にプロセッサ・バス１
６１Ａ及びＤを結合するために線２８６ａ、２８６ｂ上
のイネーブル信号を立ち上げる。ＤＭＡＣ２０９は、ド
ライバ・レシーバ２３４及びローカル・データ・バス２
２３のビット２３−１６を介して、そのデータ・バス２
４８（第１９Ａ図）の最下位バイトからの割り込みベク
タをｓ／８８プロセッサ・データ・バス１６１Ｄに提供
する。
ＦＣＯ−２上で受け取られるとき、線２７０ａ上のアド
レス・ストローブ信号をブロックし、ＯＲ回路２８４及
び線１９０を介して調停論理２８５上にＰＥ６２要求を
配置するために、デコード論理２８１が線２８３上に出
力信号を発生する。もし線２６９上にＤＭＡＣ要求がな
いなら、ＡＮＤゲー ト２９４−１ に対する第１９１
上でＰＥ６２パモ Ｄゲート２９４はＤＭＡＣ２０９に対する線２５８ｂ上
でＩ ＡＣＫ信号を発生する。これにより、ＤＭＡＣ２
０９に、その割り込みベクタを提供するように警告され
る。ＤＭＡＣは次に、ローカル・バス上にベクタを配置
して論理２５３に対する線２６５上で’ Ｄ Ｔ Ａ
ＣＪを立ち上げる。論理２５３は、１１ｉ２７ｏｂ上の
ＡＳ信号に応答して、ＤＭＡＣ２０９からＰＥ６２に適
切なベクタを読み込むべく回路２１７．２１８を介して
ローカル・バス２４８及び２２３にプロセッサ・バス１
６１Ａ及びＤを結合するために線２８６ａ、２８６ｂ上
のイネーブル信号を立ち上げる。ＤＭＡＣ２０９は、ド
ライバ・レシーバ２３４及びローカル・データ・バス２
２３のビット２３−１６を介して、そのデータ・バス２
４８（第１９Ａ図）の最下位バイトからの割り込みベク
タをｓ／８８プロセッサ・データ・バス１６１Ｄに提供
する。
ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８プロセツサ６２によって使用される。
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８プロセツサ６２によって使用される。
線２６５上のＤＴＡＣＫ、及び論理２５３は、一対のＯ
Ｒ回路２８８を介してＰＥ６２サイクルを終了させるた
めに、線２６６ａ、ｂ上のＤＳＡＣＫを活動化する。Ｇ
’！２６６ａ、ｂは、ＰＥ６２の最終的なり５ＡＣＫ人
力２６６ｅ、ｆを形成するために、標準のＳ／８８ＤＳ
ＡＣＫ線２６６ｃ。
Ｒ回路２８８を介してＰＥ６２サイクルを終了させるた
めに、線２６６ａ、ｂ上のＤＳＡＣＫを活動化する。Ｇ
’！２６６ａ、ｂは、ＰＥ６２の最終的なり５ＡＣＫ人
力２６６ｅ、ｆを形成するために、標準のＳ／８８ＤＳ
ＡＣＫ線２６６ｃ。
ｄとＯＲされる。
統合サービス機能（第４９図）から線５６２を介してＯ
Ｒ回路２９２ａに印加される割り込み要求は、ＤＭＡＣ
割り込み要求に関連して前記に説明した動作と同様の動
作のシーケンスを引き起こす。また、一対のＡＮＤゲー
ト２９４−２及び２９４−３ （第２０図）が、第４９
図の論理５ｅ４．５６５と、ローカル・データ・バス２
２３を介するＢＣＵ１５６からＳ／８８プロセツサ装置
６２への適切なベクタ番号の転送を開始するために線２
５８ｄ、ｅ上のＩ ＡＣＫ線を立ち上げる。
Ｒ回路２９２ａに印加される割り込み要求は、ＤＭＡＣ
割り込み要求に関連して前記に説明した動作と同様の動
作のシーケンスを引き起こす。また、一対のＡＮＤゲー
ト２９４−２及び２９４−３ （第２０図）が、第４９
図の論理５ｅ４．５６５と、ローカル・データ・バス２
２３を介するＢＣＵ１５６からＳ／８８プロセツサ装置
６２への適切なベクタ番号の転送を開始するために線２
５８ｄ、ｅ上のＩ ＡＣＫ線を立ち上げる。
尚、論理にわずかな変更を加えることによって、（Ｓ／
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ／８８レベル６割り込
み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対する
優先を与えることができることが理解されよう。しかし
、現在、電力障害を２次割り込み源として認識すること
は、非常に適切である。
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ／８８レベル６割り込
み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対する
優先を与えることができることが理解されよう。しかし
、現在、電力障害を２次割り込み源として認識すること
は、非常に適切である。
（ｃ）ＢＣＵアドレス・マツピング
ローカル記憶２１０（第４１Ｃ図）は固定サイズであっ
て、Ｓ／８８ Ｐ Ｅ ６２仮想アドレス空間にマツプ
されている。ローカル記憶２１０は、３つの目的を差別
化するために次の３つのアドレス範囲に分けられている
。
て、Ｓ／８８ Ｐ Ｅ ６２仮想アドレス空間にマツプ
されている。ローカル記憶２１０は、３つの目的を差別
化するために次の３つのアドレス範囲に分けられている
。
（１，）Ｓ／８８ＰＥ６２がローカル・データ・バッフ
ァに対して直接読み書きを行ない、リンク・リストを含
む構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢＣＵ１５６との間でコマン
ド、読取状況を読み書きし、コマンドは特定アドレスか
らデコードされ、 ＜３）Ｓ／８８ＰＥ６２はく初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジスタ番
号が特定のアドレスからデコードされる。
ァに対して直接読み書きを行ない、リンク・リストを含
む構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢＣＵ１５６との間でコマン
ド、読取状況を読み書きし、コマンドは特定アドレスか
らデコードされ、 ＜３）Ｓ／８８ＰＥ６２はく初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジスタ番
号が特定のアドレスからデコードされる。
ローカル記憶アドレス空間は次のものを有する。
（１）データ・バッファ及び制御構造（６４にバイトで
あって、５１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。
あって、５１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。
＜２）ＢＣＵコマンド領域（特定アドレスからデコード
された２５６バイト・コマンド）、。
された２５６バイト・コマンド）、。
（３）ＤＭＡＣアクセス領域（特定アドレスからデコー
ドされた２５６バイト・レジスタ番号）。
ドされた２５６バイト・レジスタ番号）。
ローカル・アドレス゛デコード及びバス調停ユニット２
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域（
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２〉または（３）の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域（
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２〉または（３）の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
ＢＣＵ１５６は、ローカル・バス上の全てのアドレスを
モニタし、制御タグを介して、上記範囲（２）乃至（３
）内のアドレスをもつ動作を、ローカル記憶２１０では
なく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再指
向させる。このようにして、上記範囲（２）乃至（３）
によって表されるローカル記憶２１０のアドレス領域は
、存在するけれとも、そこに記憶するためには決して使
用されない。
モニタし、制御タグを介して、上記範囲（２）乃至（３
）内のアドレスをもつ動作を、ローカル記憶２１０では
なく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再指
向させる。このようにして、上記範囲（２）乃至（３）
によって表されるローカル記憶２１０のアドレス領域は
、存在するけれとも、そこに記憶するためには決して使
用されない。
好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びバス調停ユニット２１５に
よって処理される。
ル・アドレス・デコード及びバス調停ユニット２１５に
よって処理される。
すなわち、Ｓ／８８プロセツサ６２は、Ｓ／８８プロセ
ツサ６２に対するＤＭＡＣ２０９割つ込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
ツサ６２に対するＤＭＡＣ２０９割つ込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デコ
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、５７８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、５７８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
それゆえ、ローカル・バス調停ユニット２１６は、この
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベク夕を提供するように通
知する。その動作は、さもなければ、Ｄ Ｍ、 Ａ Ｃ
レジスタを読み取る５７８８プロセツサ６２と同様であ
る。
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベク夕を提供するように通
知する。その動作は、さもなければ、Ｄ Ｍ、 Ａ Ｃ
レジスタを読み取る５７８８プロセツサ６２と同様であ
る。
アドレス・バス２４７は、高位桁が１６進００７Ｅにデ
コードするときＰＥ６２によって選択される。
コードするときＰＥ６２によって選択される。
残りの４つの１６進桁は、次のように割当てられる６４
ＫＢのローカル記憶アドレス範囲を与える。
ＫＢのローカル記憶アドレス範囲を与える。
Ｉ１０装置 アドレス・デコード（またはコ
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領域
２） ８３Ｍ書込セレクト・ ００７ＥＯ１０４アツプ
（上記領域２）８５Ｍ読取セレクト・ ００
７ＥＯ１０８アツプ （上記領域２）Ｂ
ＣＵ状況読取 ００７ＥＯ１０Ｃ（上記領域２） ローカル記憶選択 ００７ＥＯ２００−００７ＥＦ
ＦＦＦ （上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭ読収読書／書込選択コマ
ンド用すべ！ＢＣＵ１５６のために、Ｓ／８８プロセツ
サ６２によってローカル・データ・バス２２３上に配置
される。
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領域
２） ８３Ｍ書込セレクト・ ００７ＥＯ１０４アツプ
（上記領域２）８５Ｍ読取セレクト・ ００
７ＥＯ１０８アツプ （上記領域２）Ｂ
ＣＵ状況読取 ００７ＥＯ１０Ｃ（上記領域２） ローカル記憶選択 ００７ＥＯ２００−００７ＥＦ
ＦＦＦ （上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭ読収読書／書込選択コマ
ンド用すべ！ＢＣＵ１５６のために、Ｓ／８８プロセツ
サ６２によってローカル・データ・バス２２３上に配置
される。
３１ ２３ １５ ７ ０゜０
０００ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ ｒｓｐｐ ｋ
ｋｋｋ ＣＬＸＸ ＸＸＸＸビット３１−１６ （００
００ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ） ： ＤＭＡＣメ
モリ転送カウンタ中にセットされるバイト転送カウント ２６＝高位バイト・カウント−ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。
０００ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ ｒｓｐｐ ｋ
ｋｋｋ ＣＬＸＸ ＸＸＸＸビット３１−１６ （００
００ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ） ： ＤＭＡＣメ
モリ転送カウンタ中にセットされるバイト転送カウント ２６＝高位バイト・カウント−ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。
ビット２６−１８は、実際のバイト・カウントの１／４
をあられす（ダブル・ワード転送）。
をあられす（ダブル・ワード転送）。
ＢＣＵｉ５６は、後の８３Ｍ読取／書込セレクト・アッ
プ・コマンドのために次のようにしてデータを捉える。
プ・コマンドのために次のようにしてデータを捉える。
３１、−２７＝ＢＣＵによって無視される。
２Ｇ＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
２６−１４＝４０９６バイトを転送する（バイト・カウ
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント（最大４０
９６バイト）は、１１１１ １１１１ １１１１という
カウントを要する。それゆえ、ＢＣＵ １５ Ｂは、（
６４バイト・ブロックで）バイト・オフセット・ビット
１５−１４とともにそれを提供する前に一度、ダブルワ
ード境界ビット２６−１６をデクリメントする。
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント（最大４０
９６バイト）は、１１１１ １１１１ １１１１という
カウントを要する。それゆえ、ＢＣＵ １５ Ｂは、（
６４バイト・ブロックで）バイト・オフセット・ビット
１５−１４とともにそれを提供する前に一度、ダブルワ
ード境界ビット２６−１６をデクリメントする。
１６−１４＝下位バイト・カウント・ビット。これらの
ビットは、ダブルワード境界からの（バス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９＊たはＢＣＵ１６６によっては使用されない
。それらは、Ｓ／３７０ ８３Ｍ１６２に提供するため
にバス・アダプタ１５４によって渡されるまでＢＣＵ１
５６中にラッチされている。
ビットは、ダブルワード境界からの（バス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９＊たはＢＣＵ１６６によっては使用されない
。それらは、Ｓ／３７０ ８３Ｍ１６２に提供するため
にバス・アダプタ１５４によって渡されるまでＢＣＵ１
５６中にラッチされている。
１３−１２＝レジスタ２１９または２２７に対するアダ
プタ・バス・チャネル優先順位。
プタ・バス・チャネル優先順位。
１ｌ−０８＝レジスタ２１９または２２７に対する記憶
キー ０７＝レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ビット ０６ ＝ Ｓ／８８プロセツサは、１つの追加ローカル
記憶アクセスが必要であることを示すために、ＢＳＭ書
込みセレクト・アップのためにこのビットを活動化させ
ることになる。このことは、出発ローカル記憶アドレス
がダブルワード境界上にない場合に生じる。全てのＢＣ
Ｕアクセスはダブルワード境界で開始しなくてはならな
いので、最初のアクセスは指定された開始アドレスのバ
イトと、そのバブルワード・アドレスに含まれる先行バ
イトとを含むことになる。その先行バイトは捨てられる
。
キー ０７＝レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ビット ０６ ＝ Ｓ／８８プロセツサは、１つの追加ローカル
記憶アクセスが必要であることを示すために、ＢＳＭ書
込みセレクト・アップのためにこのビットを活動化させ
ることになる。このことは、出発ローカル記憶アドレス
がダブルワード境界上にない場合に生じる。全てのＢＣ
Ｕアクセスはダブルワード境界で開始しなくてはならな
いので、最初のアクセスは指定された開始アドレスのバ
イトと、そのバブルワード・アドレスに含まれる先行バ
イトとを含むことになる。その先行バイトは捨てられる
。
０５−００＝予約済み
次に示すのは、ＤＭＡＣメモリ転送カウント・レジスタ
のためにＳ／８８プロセツサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
Ｂによって、ローカル・バス２２３上に配置されるもの
である。
のためにＳ／８８プロセツサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
Ｂによって、ローカル・バス２２３上に配置されるもの
である。
００００００００００００ ｂｂｂｂ ００００ ｋｋ
ｋｋ ｃｘｘｘ ｘｘｘｘバイト転送カウント（ビット
３ｌ−１６）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。
ｋｋ ｃｘｘｘ ｘｘｘｘバイト転送カウント（ビット
３ｌ−１６）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。
ＢＣＵ１５６は、後のキュー・セクレト・アップ・コマ
ンドのために次のようにしてデータを捉える。
ンドのために次のようにしてデータを捉える。
３１−２０＝ＢＣＵによって無視される。
１、９−１６ ＝レジスタ２２０または２２２に対する
バイト・カウント（最大６４バイト）１５−１２＝ＢＣ
ｔＪによって無視される。
バイト・カウント（最大６４バイト）１５−１２＝ＢＣ
ｔＪによって無視される。
１ｌ−０８＝レジスタ２２７に対する記憶キー０７＝レ
ジスタ２２７に対するカスタマ／Ｉ ＯＡ空間ビット ０６−００＝ＢＣＵによって無視される。
ジスタ２２７に対するカスタマ／Ｉ ＯＡ空間ビット ０６−００＝ＢＣＵによって無視される。
（Ｄ）ローカル・バス及びデータ・バス動作全てのロー
カル・バス動作は、Ｓ／８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのバス要求を介して開始される。Ｓ／８
８プロセツサ６２０−カル・バス動作には次のものがあ
る。
カル・バス動作は、Ｓ／８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのバス要求を介して開始される。Ｓ／８
８プロセツサ６２０−カル・バス動作には次のものがあ
る。
読取／書込ローカル記憶（３２ビツト）読取／書込ＤＭ
ＡＣレジスタ（８，１６，３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れたＢＣＵリセット ＤＭＡＣ２０９０−カル・バス動作には次のものがある
。
ＡＣレジスタ（８，１６，３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れたＢＣＵリセット ＤＭＡＣ２０９０−カル・バス動作には次のものがある
。
リンク・リスト・ロード（１６ビツト）ＤＭＡＣ動作（
３２ビツト） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正Ｄ Ｍ Ａ Ｃ動作及び他のＤＭＡＣ検出エラーの
ためにエラー割り込みベクタを与える（８ビット） ＢＣＵ１５６０−カル・パス動作には次のものがある。
３２ビツト） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正Ｄ Ｍ Ａ Ｃ動作及び他のＤＭＡＣ検出エラーの
ためにエラー割り込みベクタを与える（８ビット） ＢＣＵ１５６０−カル・パス動作には次のものがある。
ＤＭＡ動作の間に読取／書込データ（３２ビツト）を与
える。
える。
ＤＭＡ、Ｃ２０９に対するデータ要求を開始する。
ＤＭＡＣＡｉＰＣＬＯ２５７ａを介して、読取メイルボ
ックス割り込み要求を開始する。
ックス割り込み要求を開始する。
５７８８プロセツサ６２が、有効ローカル・バス・デコ
ード（ＯＯ７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・バスを活動化する
ときはいつでも、ＢＣＵ １５６論理が次のことを実行
する。
ード（ＯＯ７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・バスを活動化する
ときはいつでも、ＢＣＵ １５６論理が次のことを実行
する。
Ｓ／８８に対するアドレス・ストローブ線をブロックす
る。
る。
競合論理２１６に対するバス要求を活動化する。
もしローカル・バスが使用状態にないなら、Ｓ／８８プ
ロセツサ・アドレス・バス１６１Ａ及びデータ・バス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・バス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ロセツサ・アドレス・バス１６１Ａ及びデータ・バス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・バス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ動作が実行される。
ＤＳＡＣＫ線２．６６ａＳｂは、そのサイクルを閉じる
ために、ＢＣＵ論理によって活動化される。
ために、ＢＣＵ論理によって活動化される。
全てのローカル記憶及びＢＣＵ指示コマンドの場合３２
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ■ＡＣＫサイクルの場合１６ピツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣバス要求（ＢＲ）線２６９は、Ｄ
ＭＡＣまたはリンク・リスト・ロード・シーケンスの場
合に活動化される。
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ■ＡＣＫサイクルの場合１６ピツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣバス要求（ＢＲ）線２６９は、Ｄ
ＭＡＣまたはリンク・リスト・ロード・シーケンスの場
合に活動化される。
このことが生じると、ＢＣＵ１５６は次のことを実行す
る。
る。
もしローカル・バスが使用されていないなら、（ＤＭＡ
Ｃ読取／書込またはリンク・リスト・ロードの間に）Ｄ
Ｍ、ＡＣアドレスがローカル・アドレス・バス２４７に
ゲートされる。ＢＣＵ１５６論理は、Ｄ Ｍ、 Ａ Ｃ
レジスタからのデータ（ローカル記＋１２１０に対する
ＤＭＡＣ書込み）をローカル・データ・バス２２３にロ
ードする。ローカル記憶２１０は、そのデータ＜ＤＭＡ
Ｃ読取またはリンク・リスト・ロード）をローカル・バ
ス２２３にロードする。そして、読取／書込動作が実行
される。
Ｃ読取／書込またはリンク・リスト・ロードの間に）Ｄ
Ｍ、ＡＣアドレスがローカル・アドレス・バス２４７に
ゲートされる。ＢＣＵ１５６論理は、Ｄ Ｍ、 Ａ Ｃ
レジスタからのデータ（ローカル記＋１２１０に対する
ＤＭＡＣ書込み）をローカル・データ・バス２２３にロ
ードする。ローカル記憶２１０は、そのデータ＜ＤＭＡ
Ｃ読取またはリンク・リスト・ロード）をローカル・バ
ス２２３にロードする。そして、読取／書込動作が実行
される。
（Ｅ）ローカル記憶２１０との間の５７８８プロセツサ
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０．１
（及び、図示しないがＰＥ６２の５ＩｚＯ１Ｉ）が、転
送すべきバイトの数とバス割当て（１−４）を決定する
。
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０．１
（及び、図示しないがＰＥ６２の５ＩｚＯ１Ｉ）が、転
送すべきバイトの数とバス割当て（１−４）を決定する
。
ビット２−１５は、まとめて、記憶空間２１ｏ。
ためのアドレス・ビットである。
リンク・リスト・モードにおいては、Ｄ Ｍ、 Ａ Ｃ
アドレス・ビットＡ２がローカル記憶２１０に対する下
位アドレス・ビット（ダブルワード境界）として使用さ
れる。ＤＭＡＣ２０９は、ワード指向（１６ビツト）装
置（ＡＩはその下位アドレス・ビットである）であり、
また、ローカル・アドレス２１０はダブルワード（３２
ビツト）によってアクセスされるので、ＤＭＡＣ２０９
が連続的ローカル記憶位置からその内部リンク・リスト
へデータを読み込むことを可能ならしめるために、ハー
ドウェア中になんらかの手段が与えられる。このことは
、Ａ２を下位アドレス・ビットとして使用して、記憶２
１０中で２度ダブルワード位置を読み取ることによって
達成される。ビットＡ１は、ローカル・バスから高／低
ワードを選択するために使用される。ローカル記憶２１
０に対するアドレス・ビット・シフトは、ハードウェア
中で、Ｄ Ｍ Ａ、 Ｃ機能コード・ビットによって達
成される。ＤＭＡＣ２０９からの”７”以外の任意の機
能コードは、アドレス・ビットＡ１５−ＡＯ２をローカ
ル記憶２１０に提供させる。この構成は、ＤＭＡＣ２０
９のためのローカル記憶リンク・リスト・データを、記
憶２１０中の連続的位置に記憶することを可能ならしめ
る。
アドレス・ビットＡ２がローカル記憶２１０に対する下
位アドレス・ビット（ダブルワード境界）として使用さ
れる。ＤＭＡＣ２０９は、ワード指向（１６ビツト）装
置（ＡＩはその下位アドレス・ビットである）であり、
また、ローカル・アドレス２１０はダブルワード（３２
ビツト）によってアクセスされるので、ＤＭＡＣ２０９
が連続的ローカル記憶位置からその内部リンク・リスト
へデータを読み込むことを可能ならしめるために、ハー
ドウェア中になんらかの手段が与えられる。このことは
、Ａ２を下位アドレス・ビットとして使用して、記憶２
１０中で２度ダブルワード位置を読み取ることによって
達成される。ビットＡ１は、ローカル・バスから高／低
ワードを選択するために使用される。ローカル記憶２１
０に対するアドレス・ビット・シフトは、ハードウェア
中で、Ｄ Ｍ Ａ、 Ｃ機能コード・ビットによって達
成される。ＤＭＡＣ２０９からの”７”以外の任意の機
能コードは、アドレス・ビットＡ１５−ＡＯ２をローカ
ル記憶２１０に提供させる。この構成は、ＤＭＡＣ２０
９のためのローカル記憶リンク・リスト・データを、記
憶２１０中の連続的位置に記憶することを可能ならしめ
る。
ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・バス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・バス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
データは、記憶２１０からアダプタ・バス・チャネルｌ
書込バッファ２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ビットは、ワ
ード境界をあられすように意図されている。しかし、各
ＤＭＡＣ動作は、ダブルワードにアクセスする。ワード
・アクセス・アドレシング機構を用いてダブルワード・
アクセスに対処するためには、アドレス・シフトが必要
である。
書込バッファ２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ビットは、ワ
ード境界をあられすように意図されている。しかし、各
ＤＭＡＣ動作は、ダブルワードにアクセスする。ワード
・アクセス・アドレシング機構を用いてダブルワード・
アクセスに対処するためには、アドレス・シフトが必要
である。
ローカル記憶２１０に対するアドレス・ビット・シフト
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ １４−ＡＯ１のロー
カル記憶２１０への提供をもたらす。正確な動作を可能
ならしめるために、ＤＭＡＣに実際のバイト・カウント
の１７４（実際のワード・カウントの１７２）がロード
される。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ
動作が通常ダブルワード・アクセスであるケレトモ、Ｄ
ＭＡＣ２０９からのＵＤｓ及びＬＤＳ線（ＩＩ示しない
）を制御することによって、ワード書込を許容するため
の手段が存在する。ＵＤＳ及びＬＤＳｉ号は、高位（Ｄ
３１−Ｄ１６）及び下位（Ｄｉｓ−Ｄｏ）部分ローカル
記憶２１０のアクセスを引き起こす。
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ １４−ＡＯ１のロー
カル記憶２１０への提供をもたらす。正確な動作を可能
ならしめるために、ＤＭＡＣに実際のバイト・カウント
の１７４（実際のワード・カウントの１７２）がロード
される。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ
動作が通常ダブルワード・アクセスであるケレトモ、Ｄ
ＭＡＣ２０９からのＵＤｓ及びＬＤＳ線（ＩＩ示しない
）を制御することによって、ワード書込を許容するため
の手段が存在する。ＵＤＳ及びＬＤＳｉ号は、高位（Ｄ
３１−Ｄ１６）及び下位（Ｄｉｓ−Ｄｏ）部分ローカル
記憶２１０のアクセスを引き起こす。
ＰＥ２からＤＭＡＣ２０９へのモード−ｃ’ ハ、５７
８８プロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセ
ットアツプするために、４つのＤＭＡＣチャネル０−３
のめいめいのＤＭＡＣレジスタに書込を行うことになる
。ＰＥ６２はまた、全てのＤＭＡＣレジスタを読み取る
能力をもつ。ＤＭＡＣ２０９は、２つの、１ｉ［ＤＳＡ
ＣＫＯ，ＤＳＡＣＫｌをもち、８．１６．３２ビツトの
ボート・サイズを許容するバス２６６上にワード（１６
ビツト）ＤＳＡＣＫを戻す。このことはまた、ＤＭＡＣ
２０９が、ＤＭＡＣロードを適切に実行するために必要
なだけの数のサイクルを用いることを可能ならしめる。
８８プロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセ
ットアツプするために、４つのＤＭＡＣチャネル０−３
のめいめいのＤＭＡＣレジスタに書込を行うことになる
。ＰＥ６２はまた、全てのＤＭＡＣレジスタを読み取る
能力をもつ。ＤＭＡＣ２０９は、２つの、１ｉ［ＤＳＡ
ＣＫＯ，ＤＳＡＣＫｌをもち、８．１６．３２ビツトの
ボート・サイズを許容するバス２６６上にワード（１６
ビツト）ＤＳＡＣＫを戻す。このことはまた、ＤＭＡＣ
２０９が、ＤＭＡＣロードを適切に実行するために必要
なだけの数のサイクルを用いることを可能ならしめる。
Ｓ／８８プロセツサ５ＩｚＯ１ＳＩＺＩ （図示しな
い）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ（上
方データ・ストローブ）及びＬＤＳ（下方データ・スト
ローブ）■入力を発生するために使用される。このこと
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のバイト幅レジスタを
アクセスするために必要である。ＬＤＳ、ｉ！］は、ア
ドレス・バス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５Ｉ
ＤＯと、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、
ＡＯの論理ＮＯＴから発生される。５ＩＺＯ線は、ワー
ド幅レジスタがアクセスされつつある時に（ＮＯＴ
５ＩＺＯ）下位バイトにアクセスするために使用される
。５ＩＺＩ線は、ワード幅レジスタが「３バイトが残る
ＪＳ／８８プロセッサ動作を介してアクセスされている
時に、下位バイトにアクセスするために使用される。こ
のことは、５７８８プロセツサがダブルワード（３２ビ
ツト）読取／書込動作を奇数バイト境界上でＤＭＡＣに
対して実行しているときのみ生じる。
い）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ（上
方データ・ストローブ）及びＬＤＳ（下方データ・スト
ローブ）■入力を発生するために使用される。このこと
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のバイト幅レジスタを
アクセスするために必要である。ＬＤＳ、ｉ！］は、ア
ドレス・バス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５Ｉ
ＤＯと、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、
ＡＯの論理ＮＯＴから発生される。５ＩＺＯ線は、ワー
ド幅レジスタがアクセスされつつある時に（ＮＯＴ
５ＩＺＯ）下位バイトにアクセスするために使用される
。５ＩＺＩ線は、ワード幅レジスタが「３バイトが残る
ＪＳ／８８プロセッサ動作を介してアクセスされている
時に、下位バイトにアクセスするために使用される。こ
のことは、５７８８プロセツサがダブルワード（３２ビ
ツト）読取／書込動作を奇数バイト境界上でＤＭＡＣに
対して実行しているときのみ生じる。
ビットＡＯは、２バイト・レジスタ中で、上位または下
位バイトを選択するすこめに使用される。
位バイトを選択するすこめに使用される。
ビットＡＯ，ＡＩは、４バイトＤＭＡＣレジスタ中でバ
イトを選択するために使用される。ＰＥ６２アドレス・
バス１６１ＤのビットＡ６、Ａ７は、４つのＤＭＡＣチ
ャネルのうちの１つを選択する。
イトを選択するために使用される。ＰＥ６２アドレス・
バス１６１ＤのビットＡ６、Ａ７は、４つのＤＭＡＣチ
ャネルのうちの１つを選択する。
（Ｆ）ＢＣＵ ８３Ｍ読取／書込バイト・カウンタ動
作 ＢＣＵ１５６は、各アダプタ・バス２５０．２６１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受け取ることができる。しかし、各バ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・バスの制約がある。以下に、これを達成するＢ
ＣＵ１５６のハードウェアについて詳細に説明する。
作 ＢＣＵ１５６は、各アダプタ・バス２５０．２６１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受け取ることができる。しかし、各バ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・バスの制約がある。以下に、これを達成するＢ
ＣＵ１５６のハードウェアについて詳細に説明する。
ＢＣＵ１５６は、アダプタ・バスＢＳＭ読取及びＢＳＭ
書込動作のために使用される２つのフルワード（１１ビ
ツト）カウンタ２２０．２２２と、２つの境界（４ビツ
ト）カウンタ２２１．２２４を含む。境界カウンタ２２
１．２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ１５６によって検
出されるか、またはバイト・カウントが６４バイトより
も大きいとき、バス・アダプタに対する開始アドレスを
あられす。そのバイト境界の内容は、最後のブロック転
送以外の全ての場合に、バス°アダプタに提供される。
書込動作のために使用される２つのフルワード（１１ビ
ツト）カウンタ２２０．２２２と、２つの境界（４ビツ
ト）カウンタ２２１．２２４を含む。境界カウンタ２２
１．２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ１５６によって検
出されるか、またはバイト・カウントが６４バイトより
も大きいとき、バス・アダプタに対する開始アドレスを
あられす。そのバイト境界の内容は、最後のブロック転
送以外の全ての場合に、バス°アダプタに提供される。
フルワード・カウンタの内容は、最後のブロック転送（
＠後のコマンド／データ転送動作）の場合にのみ提供さ
れる。
＠後のコマンド／データ転送動作）の場合にのみ提供さ
れる。
ｓ／８８プロセッサ６２は、レジスタ２２２または２２
０に対する転送のため、ローカル・バス２２３（第４５
Ｆ図）上に、バイト・カウント、キー、及び優先順位ビ
ットを配置する。ｒビット（カウント・ビット１）は、
ワード（２バイト）境界をあられし、Ｓビット（カウン
ト・ビット０）はバイト境界をあられす。フルワード・
カウンタ・ビットは、ｇＫＢ−１ダブルワード転送能力
をあられす。すべての転送は、ダブルワードを単位とし
て行うので、ビット２が下位デクリメント・ビットであ
る。ｒ及びＳビットは、ＢＣｌＪによってラッチされ、
最終の６４Ｂ転送でバス・アダプタ１５４に提供される
。
０に対する転送のため、ローカル・バス２２３（第４５
Ｆ図）上に、バイト・カウント、キー、及び優先順位ビ
ットを配置する。ｒビット（カウント・ビット１）は、
ワード（２バイト）境界をあられし、Ｓビット（カウン
ト・ビット０）はバイト境界をあられす。フルワード・
カウンタ・ビットは、ｇＫＢ−１ダブルワード転送能力
をあられす。すべての転送は、ダブルワードを単位とし
て行うので、ビット２が下位デクリメント・ビットであ
る。ｒ及びＳビットは、ＢＣｌＪによってラッチされ、
最終の６４Ｂ転送でバス・アダプタ１５４に提供される
。
以下のバス・アダプタ制約条件、及びローカル・バス２
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になって（る。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。バス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上である・こと
はできない。そのカウントは、バイト数−１で与えられ
なくてはならない。いかなるブロック転送も６４バイト
境界に交差してはならない。
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になって（る。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。バス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上である・こと
はできない。そのカウントは、バイト数−１で与えられ
なくてはならない。いかなるブロック転送も６４バイト
境界に交差してはならない。
バイト・カウントが６４バイトに等しいかそれよりも小
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となることがある。
６４バイト境界交差が存在する時、カウント値に拘らず
、少なくとも２つのアダプタ・バス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ、
ｓ及びｉビットを予備計算し、またバイト転送総カウン
トを予備計算する。ｒ及びＳビットは、最後のコマンド
／データ転送動作までバス・アダプタ１５４に提供され
ない。
、少なくとも２つのアダプタ・バス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ、
ｓ及びｉビットを予備計算し、またバイト転送総カウン
トを予備計算する。ｒ及びＳビットは、最後のコマンド
／データ転送動作までバス・アダプタ１５４に提供され
ない。
Ｓ／８８ Ｐ Ｅ ６２がローカル・バス２２３（第４
５Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１８を捉え、ＢＣＵ１５６はビット２６−
６を捉える。ＢＣＵ１５６はレジスタ２２０または２２
２中にビット２６−１４を格納する。ビット２６−１８
は、ダブルワード・カウント・フィールドをあられす。
５Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１８を捉え、ＢＣＵ１５６はビット２６−
６を捉える。ＢＣＵ１５６はレジスタ２２０または２２
２中にビット２６−１４を格納する。ビット２６−１８
は、ダブルワード・カウント・フィールドをあられす。
カウンタ２２０または２２２は、ダブルワード境界上（
ビット２〉でデクリメントされる。５７８８プロセツサ
ＰＥ６２は、ローカル・アドレス・バス２４７上に８３
Ｍ読取／書込セレクト・アップ・コマンドを配置し、ロ
ーカル・データ・バス２２３上にＢＳＭ開始アドレスを
配置する。
ビット２〉でデクリメントされる。５７８８プロセツサ
ＰＥ６２は、ローカル・アドレス・バス２４７上に８３
Ｍ読取／書込セレクト・アップ・コマンドを配置し、ロ
ーカル・データ・バス２２３上にＢＳＭ開始アドレスを
配置する。
ＤＭＡＣ２０９は、３２ビツトに接続された１６ビツト
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２２０は
、各転送毎に１ワード〈２バイト）だけインクリメント
する。しかし、各転送は実際には３２ビツトであるため
、ダブルワード（４バイト）インクリメントが必要であ
る。これを遠戚するために、Ｓ／８８プロセツｆＰＥ６
２は常に、ＭＡＲを（記憶２１０中の）所望の開始アド
レスの半分にセットする。ＢＣＵ１５Ｂは次に、それを
ローカル・バス２２３に提供する前にＭＡＲからのアド
レスを２倍することによって補償し、以て、記憶２１０
にあられれる正しいアドレス順序付けがもたらされる。
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２２０は
、各転送毎に１ワード〈２バイト）だけインクリメント
する。しかし、各転送は実際には３２ビツトであるため
、ダブルワード（４バイト）インクリメントが必要であ
る。これを遠戚するために、Ｓ／８８プロセツｆＰＥ６
２は常に、ＭＡＲを（記憶２１０中の）所望の開始アド
レスの半分にセットする。ＢＣＵ１５Ｂは次に、それを
ローカル・バス２２３に提供する前にＭＡＲからのアド
レスを２倍することによって補償し、以て、記憶２１０
にあられれる正しいアドレス順序付けがもたらされる。
ＢＣＵ１５６は、次のことを実行する。
（１）境界カウンタ２２１または２２４が、ローカル・
データ・バス２２３の反転ビット２−５からロードされ
、それと同時に、８６Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
データ・バス２２３の反転ビット２−５からロードされ
、それと同時に、８６Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
（２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。
・カウンタ２２０または２２２をデクリメントする。
（３）ダブルワード境界（ビット２）上で、８６Ｍアド
レス・レジスタ２２８または２３１をインクリメントす
る。
レス・レジスタ２２８または２３１をインクリメントす
る。
６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８６Ｍアドレス・レジスタ２
３１または２２８ビツト１．０（反転）からコマンド／
状況バス２４９または２３１に、ＢＳＭ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。ＢＣＵ １５６は、ダブル
ワード境界上で、境界カウント・レジスタ２２１または
２２４とフルワード・カウント・レジスタ２２０または
２２２をデクリメントし、さらに、８６Ｍアドレス・レ
ジスタ２３１または２２８をダブルワード境界上でイン
クリメントする。ＢＣＵ１５６は、８６Ｍアドレス・レ
ジスタ２３１または２２８のビット５−．２＝ＯＯＯＯ
となったとき、すなわち、６４バイト境界で停止する。
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８６Ｍアドレス・レジスタ２
３１または２２８ビツト１．０（反転）からコマンド／
状況バス２４９または２３１に、ＢＳＭ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。ＢＣＵ １５６は、ダブル
ワード境界上で、境界カウント・レジスタ２２１または
２２４とフルワード・カウント・レジスタ２２０または
２２２をデクリメントし、さらに、８６Ｍアドレス・レ
ジスタ２３１または２２８をダブルワード境界上でイン
クリメントする。ＢＣＵ１５６は、８６Ｍアドレス・レ
ジスタ２３１または２２８のビット５−．２＝ＯＯＯＯ
となったとき、すなわち、６４バイト境界で停止する。
境界カウンタ・ビットはこのとき１１１１であるべきで
ある。
ある。
６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、 ｓビ
ットから、アダプタ・バス・コマンド／状況バス２４９
上に、ＢＳＭ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵ１６６は、ダブルワード境界上
でレジスタ２２０または２２２をデクリメントし、ダブ
ルワード境界上で８３Ｍアドレス・レジスタ２３１また
は２２８をインクリメントし、レジスタ２２０または２
２２のビット１２−２が全て１であるとき停止する。境
界交差は、カウント・レジスタ２２０または２２２のビ
ット２−５をその境界レジスタ２２１または２２４と比
較することによって検出される。もしカウント・レジス
タ２２０．２２２の値が境界レジスタ２２１．２２４の
値よりも大きいなら、境界交差が検出されている。
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、 ｓビ
ットから、アダプタ・バス・コマンド／状況バス２４９
上に、ＢＳＭ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵ１６６は、ダブルワード境界上
でレジスタ２２０または２２２をデクリメントし、ダブ
ルワード境界上で８３Ｍアドレス・レジスタ２３１また
は２２８をインクリメントし、レジスタ２２０または２
２２のビット１２−２が全て１であるとき停止する。境
界交差は、カウント・レジスタ２２０または２２２のビ
ット２−５をその境界レジスタ２２１または２２４と比
較することによって検出される。もしカウント・レジス
タ２２０．２２２の値が境界レジスタ２２１．２２４の
値よりも大きいなら、境界交差が検出されている。
（Ｇ）ＢＣＵ１６６／アダプタ１５４ハンドシェーク・
シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５６とアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
る。
シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５６とアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
る。
メイルボックス読取または記憶読取コマンドがバス２９
０上で発行されるときく第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９Ｂ図）中のコマンド及
びアドレスの右及び左部分をゲートする。タグ・アップ
・コマンドは、線２６２ａ上で立ち上げられ、それに周
期的なレジスタ・データ信号が続く。タグ・ダウンは、
フェッチされたデータがバッファ２５９中に格納される
まで線２６２ｂ上で立ち上げられている。次の周期的、
クロック左及びクロック右信号が立ち上がるとき、フェ
ッチされた最初のワードの左及び右部分がバス２５０を
介してバッファ２２６中にゲートされる。
０上で発行されるときく第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９Ｂ図）中のコマンド及
びアドレスの右及び左部分をゲートする。タグ・アップ
・コマンドは、線２６２ａ上で立ち上げられ、それに周
期的なレジスタ・データ信号が続く。タグ・ダウンは、
フェッチされたデータがバッファ２５９中に格納される
まで線２６２ｂ上で立ち上げられている。次の周期的、
クロック左及びクロック右信号が立ち上がるとき、フェ
ッチされた最初のワードの左及び右部分がバス２５０を
介してバッファ２２６中にゲートされる。
バス要求は、Ｄ Ｍ、 Ａ Ｃチャネル０または１の場
合、Ｒ２６３ａまたはｂ上で立ち上げられる。ＤＭＡＣ
は、１４１２６９を介してローカル・バスの制御を巡っ
て調停する。この要求が論理２１６によって許可された
とき、１ｉ２６８上にバス許可が立ち上げられる。ＤＭ
ＡＣ２０９は、１！２６４ ａまたは２６４ｂ上で肯定
応答信号を立ち上げ、そのことは、ＤＭＡＣ２０９が選
択されたローカル記憶アドレスをローカル・アドレス・
バス２４７上に配置する間にＢＣＵをしてバッファ２２
ｓ中のデータをローカル・バス２２３にゲートさせる。
合、Ｒ２６３ａまたはｂ上で立ち上げられる。ＤＭＡＣ
は、１４１２６９を介してローカル・バスの制御を巡っ
て調停する。この要求が論理２１６によって許可された
とき、１ｉ２６８上にバス許可が立ち上げられる。ＤＭ
ＡＣ２０９は、１！２６４ ａまたは２６４ｂ上で肯定
応答信号を立ち上げ、そのことは、ＤＭＡＣ２０９が選
択されたローカル記憶アドレスをローカル・アドレス・
バス２４７上に配置する間にＢＣＵをしてバッファ２２
ｓ中のデータをローカル・バス２２３にゲートさせる。
ＤＭＡＣ２０９は次に、線２６７上にＤＴＣを発行して
論理２５３に１ｉ１２１ Ｏａ上の記憶選択信号を立ち
上げさせる。バス２２３上のデータは、ローカル記憶２
１０中の適当なバッファに配置される。
論理２５３に１ｉ１２１ Ｏａ上の記憶選択信号を立ち
上げさせる。バス２２３上のデータは、ローカル記憶２
１０中の適当なバッファに配置される。
継起する周期的タグ・アラ・ クロック左及び右、ＤＭ
Ａ要求が、継起するデータ・ワードをバッファ２２６に
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１６を介してローカル・バス２４７．
２２３に対するアクセスを得て肯定応答及びＤＴＣ信号
を発生するとき、記憶２１０中の適当なバッファに転送
される。
Ａ要求が、継起するデータ・ワードをバッファ２２６に
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１６を介してローカル・バス２４７．
２２３に対するアクセスを得て肯定応答及びＤＴＣ信号
を発生するとき、記憶２１０中の適当なバッファに転送
される。
第２６図は、キュー・セレクト・アップ及び記憶書込み
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがバス２９０上で発行され
た時、ゲート左及び右信号が（前以てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ１５４に転送する。周期的データ信号に続くタグ
・アップ・コマンドが線２６２ａ上で立ち上げられる。
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがバス２９０上で発行され
た時、ゲート左及び右信号が（前以てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ１５４に転送する。周期的データ信号に続くタグ
・アップ・コマンドが線２６２ａ上で立ち上げられる。
そして、ＤＭＡ要求が線２６３ｃまたはｄ上で立ち上げ
られる。ＤＭＡＣ２０９は、線２６９及び論理２１Ｇを
介して、ローカルバス２４７．２２３を求めて調停する
。その要求が！２６８を介して許可された時、ＤＭＡＣ
２０９はＩａ２６４ｃまたはｄ上で肯定応答を立ち上げ
、そのあと最初のデータ・ワードをａ己憶２１０からレ
ジスタ２２７へ転送するための線２６７上のＤＴＣが続
く。次の周期的ゲート左及び右信号は、その最初のデー
タ・ワードをレジスタ２２７からアダプタ１５４のバッ
ファ２６０に転送する。
られる。ＤＭＡＣ２０９は、線２６９及び論理２１Ｇを
介して、ローカルバス２４７．２２３を求めて調停する
。その要求が！２６８を介して許可された時、ＤＭＡＣ
２０９はＩａ２６４ｃまたはｄ上で肯定応答を立ち上げ
、そのあと最初のデータ・ワードをａ己憶２１０からレ
ジスタ２２７へ転送するための線２６７上のＤＴＣが続
く。次の周期的ゲート左及び右信号は、その最初のデー
タ・ワードをレジスタ２２７からアダプタ１５４のバッ
ファ２６０に転送する。
線２６３ｃまたはｄ上の継起するＤＭＡＣ要求信号と、
Ｄ Ｍ、 Ａ Ｃ肯定応答及びＤＴＣ信号は、ＤＭＡＣ
２０９がローカル・バス２４７．２２３の制御を求めて
調停するとき、継起するデータ・ワードをレジスタ２２
７に転送する。そして、継起する周期的ゲート左及び右
信号がレジスタ２２７からバッファ２６０に各データ・
ワードを転送する。
Ｄ Ｍ、 Ａ Ｃ肯定応答及びＤＴＣ信号は、ＤＭＡＣ
２０９がローカル・バス２４７．２２３の制御を求めて
調停するとき、継起するデータ・ワードをレジスタ２２
７に転送する。そして、継起する周期的ゲート左及び右
信号がレジスタ２２７からバッファ２６０に各データ・
ワードを転送する。
Ｅ１３．Ｓ／３７０プロセツサ要素ＰＥ８５好適な実施
例におけるＰＥ８６なとの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的機能を含み、また次のよ
うな機構を有する。
例におけるＰＥ８６なとの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的機能を含み、また次のよ
うな機構を有する。
基本的３２ビツト・データ・フロー
３２ビツト算術／論理ユニツト（ＡＬＵ）３０３２ビツ
ト・シフト・ユニット３０７ ４８レジスタ（めいめい３２ピツト）データ・ローカル
記憶 ３ボート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰＵタイマ、コ
ンパレータなど）３１５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのｓ／３７０プロセッサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・バス１７０上
で記憶１６の実記憶領域１６からフェッチする。この双
方向バス１．７０は、ＰＥ８５とＳ／３７０チツプ・セ
ット１５０の別のユニットとの間の汎用的な接続である
。ＰＥ８５はマスターとして動作するが、システムでは
最も低い優先順位をもつ。その命令は、ハードウェアに
よって、及びマイクロ・モードにある時ひのプロセッサ
が実行するマイクロ命令によって実行される。
ト・シフト・ユニット３０７ ４８レジスタ（めいめい３２ピツト）データ・ローカル
記憶 ３ボート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰＵタイマ、コ
ンパレータなど）３１５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのｓ／３７０プロセッサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・バス１７０上
で記憶１６の実記憶領域１６からフェッチする。この双
方向バス１．７０は、ＰＥ８５とＳ／３７０チツプ・セ
ット１５０の別のユニットとの間の汎用的な接続である
。ＰＥ８５はマスターとして動作するが、システムでは
最も低い優先順位をもつ。その命令は、ハードウェアに
よって、及びマイクロ・モードにある時ひのプロセッサ
が実行するマイクロ命令によって実行される。
ＰＥ８５は、４つの主要な機能グループを有する。
一送信及び受信レジスタ３ｏ○、３０１と、オペランド
及び命令記憶のためのアドレス・レジスタ３０２からな
る「バス・グループ」 −７’−夕−ｏ−カノｔ４！ｍ （Ｄ Ｌ Ｓ） ３０
３、Ａ及びＢオペランド・レジスタ３０４．３０５、Ａ
ＬＵ３０６、シフト・ユニット３０７からなる「算術／
論理グループ」 一制御記憶アドレス・レジスタ（ｃ５ＡＲ）３０８、Ｓ
／３７０命令バツフア（■−バッファ）３０９、ＯＰレ
ジスタ３１ｏ１とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１５、日付クロック、クロック・コンパ
レータ、及びＣＰＵタイマからなる、小さい、比較的独
立のユニット３１５であル「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
及び命令記憶のためのアドレス・レジスタ３０２からな
る「バス・グループ」 −７’−夕−ｏ−カノｔ４！ｍ （Ｄ Ｌ Ｓ） ３０
３、Ａ及びＢオペランド・レジスタ３０４．３０５、Ａ
ＬＵ３０６、シフト・ユニット３０７からなる「算術／
論理グループ」 一制御記憶アドレス・レジスタ（ｃ５ＡＲ）３０８、Ｓ
／３７０命令バツフア（■−バッファ）３０９、ＯＰレ
ジスタ３１ｏ１とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１５、日付クロック、クロック・コンパ
レータ、及びＣＰＵタイマからなる、小さい、比較的独
立のユニット３１５であル「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
■−バッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で回層にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。Ｉ−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＲ）を介してＩＰＬ
、ＬＯＡＤ ＰＳＷ、または２８ｗスワップによって
ロードされるダブルワード・レジスタである。
対して可能な限り高速で回層にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。Ｉ−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＲ）を介してＩＰＬ
、ＬＯＡＤ ＰＳＷ、または２８ｗスワップによって
ロードされるダブルワード・レジスタである。
■−バッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーグ３１２はとの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０から供給される。モード
・ビットは、とのデコーダ（強制動作の場合とれでもな
い）がデコードするための制御を得るかを決定する。
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーグ３１２はとの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０から供給される。モード
・ビットは、とのデコーダ（強制動作の場合とれでもな
い）がデコードするための制御を得るかを決定する。
■−バッファ３０９は、動作レジスタ３１０に供給され
、それと並行して制御記憶１７１中のＯＰコードをアド
レスするためにＣ３ＡＲ３０８にも供給される。このテ
ーブル中の各エントリは、２つの目的を果たす。すなわ
ち、まず、マイクロコード・ルーチンが存在するかどう
かを示し、そのルーチンの最初の命令をアドレスする。
、それと並行して制御記憶１７１中のＯＰコードをアド
レスするためにＣ３ＡＲ３０８にも供給される。このテ
ーブル中の各エントリは、２つの目的を果たす。すなわ
ち、まず、マイクロコード・ルーチンが存在するかどう
かを示し、そのルーチンの最初の命令をアドレスする。
マイクロコード・ルーチンは、可変フィールド長命令、
及びハードウェアによって直接実行されない他の命令な
とのより複雑な命令の実行のために存在している。マイ
クロ命令中の特殊機能コードは、はとんどが１６ビツト
のマイクロ命令を使用して３２ビツト・データを制御す
ることが可能となるように、サポートするハードウェア
を活動化させる。
及びハードウェアによって直接実行されない他の命令な
とのより複雑な命令の実行のために存在している。マイ
クロ命令中の特殊機能コードは、はとんどが１６ビツト
のマイクロ命令を使用して３２ビツト・データを制御す
ることが可能となるように、サポートするハードウェア
を活動化させる。
全ての処理は、次のようにして３段パイプラインで行な
われる。
われる。
一第１の段は、ＯＰレジスタ３１０に命令を読み込む。
一第２の段は、データまたはアドレスを、Ａ／Ｂレジス
タ３０４．３０５と、バス送信レジスタ３１４に読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
タ３０４．３０５と、バス送信レジスタ３１４に読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
一第３の段は、必要に応じて、ＡＬＵ、シフト、または
バス動作を実行する。ＤＬ’Ｓ書込み動作もまた第３の
段で実行される。
バス動作を実行する。ＤＬ’Ｓ書込み動作もまた第３の
段で実行される。
デコーダを複数のグループ（図示しない）で、すなわち
１つは特にＡＬＵ専用、別のものはバス・グループ専用
、というように実現することによって効率的な処理がさ
らに増強される。Ａ／Ｂレジスタ入力及びＡＬＵ出力に
おけるバイト選択可能マルチプレクサ（図示しない）が
さらに動作を増強する。このように、１サイクルにのみ
めいめいのパイプライン段を占有するＳ／３７０ＲＲ命
令が存在する。
１つは特にＡＬＵ専用、別のものはバス・グループ専用
、というように実現することによって効率的な処理がさ
らに増強される。Ａ／Ｂレジスタ入力及びＡＬＵ出力に
おけるバイト選択可能マルチプレクサ（図示しない）が
さらに動作を増強する。このように、１サイクルにのみ
めいめいのパイプライン段を占有するＳ／３７０ＲＲ命
令が存在する。
内部制御のために、強制動作レジスタ（ＦＯＰ）３１３
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は１．Ｉ−バッファ・ロー
ド、トラップ・レベルへの転移、及び例外ルーチンの開
始である。
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は１．Ｉ−バッファ・ロー
ド、トラップ・レベルへの転移、及び例外ルーチンの開
始である。
各動作レジスタ３１０は、自己のサイクル・カウンタ３
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要ヒしない。プ
ロセッサ・パス動作を実行するマイクロ命令は、２サイ
クルを要する。
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要ヒしない。プ
ロセッサ・パス動作を実行するマイクロ命令は、２サイ
クルを要する。
データ・ローカル記憶３０３は、２つが出力ボートであ
り、１つが入力ポートである３つのポートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの異なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しない
）により、書込み動作のためにアドレスしたばかりのレ
ジスタを同一のサイクル中で入力のためにも同様に使用
することができる。これにより、パイプライン動作が容
易ならしめられる。
り、１つが入力ポートである３つのポートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの異なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しない
）により、書込み動作のためにアドレスしたばかりのレ
ジスタを同一のサイクル中で入力のためにも同様に使用
することができる。これにより、パイプライン動作が容
易ならしめられる。
ＡＬＵ３０８は、好適には、２つのフルワード・オペラ
ンド上で真または反転形式でＡＮＤｌｏＲ，ＸＯＲ及び
ＡＤＤを実行することができるフルワード論理ユニット
である。１０進加算もまたサポートされている。パリテ
ィ予測及び発生と、高速キャリー伝搬機能も含まれてい
る。セーブ・レジスタ３２０は、割り算をサポートする
。
ンド上で真または反転形式でＡＮＤｌｏＲ，ＸＯＲ及び
ＡＤＤを実行することができるフルワード論理ユニット
である。１０進加算もまたサポートされている。パリテ
ィ予測及び発生と、高速キャリー伝搬機能も含まれてい
る。セーブ・レジスタ３２０は、割り算をサポートする
。
状況論理３２１は、分岐判断及び符号評価のためのさま
ざまな条件を発生及び記憶する。
ざまな条件を発生及び記憶する。
制御記憶アドレス・レジスタ（ｃＳＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ５ＡＲ３０８に対する人力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ３Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
収得する。この○Ｐコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、○Ｐコード
・テーブル出力がＣＳＡＲにフィード・バックされる。
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ５ＡＲ３０８に対する人力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ３Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
収得する。この○Ｐコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、○Ｐコード
・テーブル出力がＣＳＡＲにフィード・バックされる。
記憶アドレス・レジスタ３０２は、２４ビツト・アドレ
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、■−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメントで前取て
フェッチされる。記憶アドレス・レジスタ３０２に対す
る入力は、命令オペランド・アドレス・レジスタ３２４
から到来する。それはまた、高速化のため、命令アドレ
ス・レジスタ３２４と並列的にセットされる。
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、■−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメントで前取て
フェッチされる。記憶アドレス・レジスタ３０２に対す
る入力は、命令オペランド・アドレス・レジスタ３２４
から到来する。それはまた、高速化のため、命令アドレ
ス・レジスタ３２４と並列的にセットされる。
ＣＰＵデータ・フローは、−度に３つまでのＳ／３７０
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テツプで実行される。高速乗算機構ＰＥ １５１は、２
進及び浮動小数点乗算を高速化する。制御記憶１７１か
らのマイクロ命令は、ハードウェア中で完全に実現する
には複雑過ぎまた費用がががり過ぎるＳ／３７０命令の
実行にのみ採用される。そのマイクロ命令は、もし必要
なら、命令毎に６０ｎｓのレートで供給される。マイク
ロ命令セットは、Ｓ／３７０命令の解釈につき最適化さ
れている。マイクロ命令は、半ワード・フォーマットを
もち、２つのオペランドにアクセスすることができる。
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テツプで実行される。高速乗算機構ＰＥ １５１は、２
進及び浮動小数点乗算を高速化する。制御記憶１７１か
らのマイクロ命令は、ハードウェア中で完全に実現する
には複雑過ぎまた費用がががり過ぎるＳ／３７０命令の
実行にのみ採用される。そのマイクロ命令は、もし必要
なら、命令毎に６０ｎｓのレートで供給される。マイク
ロ命令セットは、Ｓ／３７０命令の解釈につき最適化さ
れている。マイクロ命令は、半ワード・フォーマットを
もち、２つのオペランドにアクセスすることができる。
制御記憶１７１に含まれていないマイクロコードは、Ｓ
／３７０メモリ１６２の予約領域（第２８図及び第２９
図参照）であるＩＯＡ領域１８７に保持されている。こ
のマイクロコードは、例外のための性能をあまり要求さ
れないコードや、あまり頻繁に実行されないＳ／３７０
命令などを含む。これらのマイクロルーチンは、要求に
応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバツフ
アにフェッチされる。ＰＥ８５が制御記憶１７１に実現
されているよりも大きいアドレスに遭遇するときは何時
でも、ＰＥ８５は、キャッシュ・コントローラ１５３及
び記憶コントローラ・インターフェース１６６に対する
６４Ｂブロツク。フェッチ動作を開始する。ユニット１
５３．１５５は、ｌ０Ａ１８７から６４Ｂブロツクをフ
ェッチし、それをＰＥ８５に送り、ＰＥ８６は、それを
バッファ１８６に記憶する。マイクロ命令は、実行のた
めにＰＥ８５によってバッファ１８６からフェッチされ
る。全てのマイクロコードは、初期マイクロコード・ロ
ード（ＩＭＬ）時にメモリにロードされる。システムは
、Ｓ／８８からメモリへのマイクロコード・ロードを容
易ならしめるためのＩＭＬサポートを与える。
／３７０メモリ１６２の予約領域（第２８図及び第２９
図参照）であるＩＯＡ領域１８７に保持されている。こ
のマイクロコードは、例外のための性能をあまり要求さ
れないコードや、あまり頻繁に実行されないＳ／３７０
命令などを含む。これらのマイクロルーチンは、要求に
応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバツフ
アにフェッチされる。ＰＥ８５が制御記憶１７１に実現
されているよりも大きいアドレスに遭遇するときは何時
でも、ＰＥ８５は、キャッシュ・コントローラ１５３及
び記憶コントローラ・インターフェース１６６に対する
６４Ｂブロツク。フェッチ動作を開始する。ユニット１
５３．１５５は、ｌ０Ａ１８７から６４Ｂブロツクをフ
ェッチし、それをＰＥ８５に送り、ＰＥ８６は、それを
バッファ１８６に記憶する。マイクロ命令は、実行のた
めにＰＥ８５によってバッファ１８６からフェッチされ
る。全てのマイクロコードは、初期マイクロコード・ロ
ード（ＩＭＬ）時にメモリにロードされる。システムは
、Ｓ／８８からメモリへのマイクロコード・ロードを容
易ならしめるためのＩＭＬサポートを与える。
Ｓ／３７０命令及びユーザー・データは、８ＫＢ高速キ
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取／書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎＳである。キャッシュ３４０には、必
要性が生じた時に、メモリ１８２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８５は、プロセッサ・
パス・コマンドを介してキャッシュ３４０と通信する。
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取／書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎＳである。キャッシュ３４０には、必
要性が生じた時に、メモリ１８２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８５は、プロセッサ・
パス・コマンドを介してキャッシュ３４０と通信する。
ＰＥ８５によって与えられる仮想アドレスは、ディレク
トリ・ルック・アサイド・テーブル（ＤＬＡＴ）３・４
１中の対応予ａ変換べ−ジ、アドレスをルック・アップ
するために使用される。ＰＥ８５中のデータ・ローカル
記憶３０３は、１６個の汎用レジスタと、４個の浮動小
数点レジスタと、２４個のワーク・レジスタをもつ。
トリ・ルック・アサイド・テーブル（ＤＬＡＴ）３・４
１中の対応予ａ変換べ−ジ、アドレスをルック・アップ
するために使用される。ＰＥ８５中のデータ・ローカル
記憶３０３は、１６個の汎用レジスタと、４個の浮動小
数点レジスタと、２４個のワーク・レジスタをもつ。
全てのレジスタは、３つの個別アドレス可能ボートを介
して個々にアドレスすることができる。こうして、３己
憶３０３は、ＡＬＵ中；こ２つのオペランドを並列的に
供給することができ、同時に、その８０ｎｓサイクル内
にＡＬＵ３０６またはキャッシュ３４０からフルワード
を受け入れることができる。このとき、慣用的なデータ
・ローカル記憶のように直列化はないので、算術及び論
理動作は、次の命令のための準備によって重なった様式
で実行することができる。
して個々にアドレスすることができる。こうして、３己
憶３０３は、ＡＬＵ中；こ２つのオペランドを並列的に
供給することができ、同時に、その８０ｎｓサイクル内
にＡＬＵ３０６またはキャッシュ３４０からフルワード
を受け入れることができる。このとき、慣用的なデータ
・ローカル記憶のように直列化はないので、算術及び論
理動作は、次の命令のための準備によって重なった様式
で実行することができる。
ＣＰＵは、Ｓ／３７０命令のための８バイト命令バツフ
ア（ニーバッファ）３ｏ９を維持する。
ア（ニーバッファ）３ｏ９を維持する。
このバッファは、成功裡のＳ／３７０分岐命令によって
初期化される。ＰＥ８６は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それを１−バッファ３０９にロードする。そ
の最初のフルワードがＩ−バッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。ニーバッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。各Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシュ３４０からＩ−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
初期化される。ＰＥ８６は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それを１−バッファ３０９にロードする。そ
の最初のフルワードがＩ−バッファ３０９にロードされ
た時、ＰＥ８５は、命令実行を再び開始する。ニーバッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。各Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ＣＰＵは、キャッシュ３４０からＩ−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受け取る
チップを必要とする割り込み機構を介して通信する。
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受け取る
チップを必要とする割り込み機構を介して通信する。
システムが（例えばＢＣＵを介して）アダプタ１５４の
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ ＡＴＴＮＲＥＱ制御線をも活動化しな
くてはならない。このことは、現在のＳ／３７０命令が
実行されたときプロセッサ要素８５中に例外を引き起こ
し、以てプロセッサ要素８５に状況レジスタに注目する
ように強制する。次に例外ハンドラがＳＴＲ内容をセン
スし、「割り込みタイプ」を問い合わせ、適当なシステ
ム・マイクロルーチンをタスク指名する。プロセッサ要
素８５がＳＴＲ中のビットを活動化した時、システムは
それに従って反応しなくてはならない。基本的には２つ
のタイプの割り込み要求がある。
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ ＡＴＴＮＲＥＱ制御線をも活動化しな
くてはならない。このことは、現在のＳ／３７０命令が
実行されたときプロセッサ要素８５中に例外を引き起こ
し、以てプロセッサ要素８５に状況レジスタに注目する
ように強制する。次に例外ハンドラがＳＴＲ内容をセン
スし、「割り込みタイプ」を問い合わせ、適当なシステ
ム・マイクロルーチンをタスク指名する。プロセッサ要
素８５がＳＴＲ中のビットを活動化した時、システムは
それに従って反応しなくてはならない。基本的には２つ
のタイプの割り込み要求がある。
（１） システｌａ要求（ＳＹＳＲ，ＥＱ） は（ＢＣ
Ｕ１５Ｇを介しての）Ｓ／３７０プロセツサ要素８５に
対する要求である。システムはその要求を指定するため
にＳＴＲ中に割り込みタイプをセットする。このことは
、プロセッサ要素８５中に例外を引き起こし、プロセッ
サ要素８５は、例外ハンドラに制御を渡す。例外ハンド
ラは、適当なマイクロルーチンをタスク指名し、そのマ
イクロルーチンは、ＳＴＲ中の適当な割り込みタイプを
リセットし、その割り込みタイプによって決定される機
能を実行し、次のＳ／３７０命令を開始するためにアダ
プタ１５４に対してＰＲＯＣＢｕｓコマンドを発行する
ことになる。
Ｕ１５Ｇを介しての）Ｓ／３７０プロセツサ要素８５に
対する要求である。システムはその要求を指定するため
にＳＴＲ中に割り込みタイプをセットする。このことは
、プロセッサ要素８５中に例外を引き起こし、プロセッ
サ要素８５は、例外ハンドラに制御を渡す。例外ハンド
ラは、適当なマイクロルーチンをタスク指名し、そのマ
イクロルーチンは、ＳＴＲ中の適当な割り込みタイプを
リセットし、その割り込みタイプによって決定される機
能を実行し、次のＳ／３７０命令を開始するためにアダ
プタ１５４に対してＰＲＯＣＢｕｓコマンドを発行する
ことになる。
（２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通信要求（ＰＣＲ）であり、もう１つは、システム通信
要求＜５ＣＲ）である。ＰＣＲはＰＥ８５によってセッ
トされシステムによってリセットされ、ＳＣＲはシステ
ムによってセットされ、ＰＥ８５によってリセットされ
る。
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通信要求（ＰＣＲ）であり、もう１つは、システム通信
要求＜５ＣＲ）である。ＰＣＲはＰＥ８５によってセッ
トされシステムによってリセットされ、ＳＣＲはシステ
ムによってセットされ、ＰＥ８５によってリセットされ
る。
高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８６によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳレジスタ１１６である。
存在が想定され、それは、ＰＥ８６によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳレジスタ１１６である。
次に示すのは、ＰＥ８５からシステムへの転送要求の一
例である。すなわち、ＰＥ８６はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲ１ラ
ツチをオンにセットする。
例である。すなわち、ＰＥ８６はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲ１ラ
ツチをオンにセットする。
システムはそのデータをレジスタ１１５から読取り、Ｐ
ＣＲラッチをリセットする。
ＣＲラッチをリセットする。
プロセッサ８５は、ＰＣＲラッチがリセットされている
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８６は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８６は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
システムは、次のように同様の様式でＰＥ８５にデータ
を転送することができる。システムはＰＥ８６に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
からデータを読取り、ＳＣＲラッチをリセットする。シ
ステムは、リセットされているかどうかを調べるためＳ
ＣＲラッチを照会することができる。
を転送することができる。システムはＰＥ８６に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
からデータを読取り、ＳＣＲラッチをリセットする。シ
ステムは、リセットされているかどうかを調べるためＳ
ＣＲラッチを照会することができる。
（３）システムは、上記シーケンスを反復することによ
ってＰＥ８５に更なるデータを転送することができる。
ってＰＥ８５に更なるデータを転送することができる。
データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＲ
ＵＳコマンドが存在する。
ことができる。ＰＥ８５及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＲ
ＵＳコマンドが存在する。
ＰＥ８５は、ｌ０Ａ１８７に割当てられた１＠のバッフ
ァをもち、その中へとＰＥ８６が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１組の
バッファをもち、その中へ、ＰＥ８５によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプＩ ０ＡＳＹＳ／Ｉ ０ＡＰＵは、５ＹＳＲＥＱ中
で、互いにデータがＩＯＡバッファ中にセットされたこ
とを示すために使用される。
ァをもち、その中へとＰＥ８６が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１組の
バッファをもち、その中へ、ＰＥ８５によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプＩ ０ＡＳＹＳ／Ｉ ０ＡＰＵは、５ＹＳＲＥＱ中
で、互いにデータがＩＯＡバッファ中にセットされたこ
とを示すために使用される。
使用するシステムによって、ある主のマシン・チエツク
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱまたはＸ Ｆ Ｅ Ｒ，ＲＥＱ通信要求を
発行することによってＰＥに割り込み条件を通信する。
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱまたはＸ Ｆ Ｅ Ｒ，ＲＥＱ通信要求を
発行することによってＰＥに割り込み条件を通信する。
ＰＥ８５は、次の機能を実行する。
（Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。
せる。
（Ｂ）システム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするため
にアダプタ１５４にＰＲＯＣＲＵＳコマンドを発行する
。最後に、ＰＥ８６はＳ／３７０マイクロコードに制御
を返す。
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするため
にアダプタ１５４にＰＲＯＣＲＵＳコマンドを発行する
。最後に、ＰＥ８６はＳ／３７０マイクロコードに制御
を返す。
（ｃ）ＰＥ８４は適当なＳ／３７０割り込みクラスのた
めにＰＳＷスワップを実行し、Ｎ５ＩＩＩ第１ｍを実行
する。
めにＰＳＷスワップを実行し、Ｎ５ＩＩＩ第１ｍを実行
する。
Ｉ１０割り込み要求は、ＳＴＲ中のＩ１０ビットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５が１７０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８５
はＳＴＲビットをリセットし、ＰＥ８５に対して内部の
割り込み要求ラッチをセットする。このラッチは、現在
のＰＳＷのＩ１０マスクでマスクされる。もしこのマス
クが１で、より高い優先順位割り込み要求が保留状態で
ないなら、例外ハンドラが、１７０割り込み要求を保有
する、システム提供Ｉ１０割り込み要求ハンドラに制御
を渡す。
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５が１７０割り
込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８５
はＳＴＲビットをリセットし、ＰＥ８５に対して内部の
割り込み要求ラッチをセットする。このラッチは、現在
のＰＳＷのＩ１０マスクでマスクされる。もしこのマス
クが１で、より高い優先順位割り込み要求が保留状態で
ないなら、例外ハンドラが、１７０割り込み要求を保有
する、システム提供Ｉ１０割り込み要求ハンドラに制御
を渡す。
Ｅ１４．プロセッサ・パス１７０（第１１及び３０図）
とプロセッサ・パス・コマンド プロセッサ・パス１７０は、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスに属する。
とプロセッサ・パス・コマンド プロセッサ・パス１７０は、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスに属する。
（１）プロセッサ・バスＩａ （０−３１＋４バリティ
）は、−数的には、１サイクル中のアドレスとともにコ
マンドを転送し、次に次のサイクルで関連データを転送
するために使用される。バス使用の許可は、好適にはバ
ス・アダプタ１５４中にあるアービタによって与えられ
る。ＰＥ８５は最も低い優先順位をもつ。バス許可ＰＥ
８５を介して許可が与えられた時、ＰＥ８５は次のサイ
クルで、適当なバス線上に４つの項目を配置する。記憶
アクセス動作のために、コマンドがプロセッサーバス線
０−７上に配置され、アドレスがプロセッサ・バス、４
８−３１上に配置され、アクセス・キーがキー状況バス
上に配置され、それと同時に「Ｎコマンド有効」バスが
立ち上げられる。
）は、−数的には、１サイクル中のアドレスとともにコ
マンドを転送し、次に次のサイクルで関連データを転送
するために使用される。バス使用の許可は、好適にはバ
ス・アダプタ１５４中にあるアービタによって与えられ
る。ＰＥ８５は最も低い優先順位をもつ。バス許可ＰＥ
８５を介して許可が与えられた時、ＰＥ８５は次のサイ
クルで、適当なバス線上に４つの項目を配置する。記憶
アクセス動作のために、コマンドがプロセッサーバス線
０−７上に配置され、アドレスがプロセッサ・バス、４
８−３１上に配置され、アクセス・キーがキー状況バス
上に配置され、それと同時に「Ｎコマンド有効」バスが
立ち上げられる。
（２）キー／状況バス（０−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。
返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
ある。その非ゼロ状況は、大抵の場合ＰＥ８５中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
（３）Ｎバス・ビジー線は、動作を、開始したそのサイ
クル中に完了することができない時にビジー表示を与え
る。、Ｎバス・ビジーは、完了するのに２サイクル以上
を要する全てのコマンドの場合、Ｎコマンド有効信号と
同時に有効化される。
クル中に完了することができない時にビジー表示を与え
る。、Ｎバス・ビジーは、完了するのに２サイクル以上
を要する全てのコマンドの場合、Ｎコマンド有効信号と
同時に有効化される。
コマンドの実行に２サイクル以上がかる場合にＮバス・
ビジーを活動レベルに引き上げるのは、アドレスされた
バス・ユニットの役目である。Ｎバス・ビジーはまた、
アドレスされたバス・ユニットが対のサイクルの次のコ
マンドを受け入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５が８５Ｍアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８５はＮバス・ビジーを３サイ
クルの間活動化する。−数的には、Ｎバス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。
ビジーを活動レベルに引き上げるのは、アドレスされた
バス・ユニットの役目である。Ｎバス・ビジーはまた、
アドレスされたバス・ユニットが対のサイクルの次のコ
マンドを受け入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５が８５Ｍアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８５はＮバス・ビジーを３サイ
クルの間活動化する。−数的には、Ｎバス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。
（４）メモリ管理二ニット（ＭＭＵ）ビジー信号は、キ
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８５に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８５に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
フェッチ動作は、主として、次のサイクルまたはされ以
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、Ｍ、ＭＵビジー信号は、ダウン・レ
ベル（０）で不活性のままとどまる。ＭＭＵビジーは、
１に立上り、データ及び状況が実際にバス上に配置され
るサイクルで０に戻る。
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、Ｍ、ＭＵビジー信号は、ダウン・レ
ベル（０）で不活性のままとどまる。ＭＭＵビジーは、
１に立上り、データ及び状況が実際にバス上に配置され
るサイクルで０に戻る。
記憶動作の間、ＰＥ８６は（記憶動作の開始後）、次の
サイクルでキー状況バス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（Ｏンのままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルで０に戻る。
サイクルでキー状況バス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（Ｏンのままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルで０に戻る。
（５）ｉｉＭＩｓｓ ＩＮＤ上（’）キャッジ：Ｌ”
ミス表示子は、キャッシュ・コントローラ１５３によっ
て、ＤＬＡＴミス、キー・ミス、まｔ二はアドレシング
違反をＰＥ８５に示すために使用される。
ミス表示子は、キャッシュ・コントローラ１５３によっ
て、ＤＬＡＴミス、キー・ミス、まｔ二はアドレシング
違反をＰＥ８５に示すために使用される。
その表示は、その状況上でも回層である情報の複写であ
る。その線は、状況がキー状況バス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。
る。その線は、状況がキー状況バス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。
＜６）ａパス許可ＰＥ８５上の信号は、ＰＥ８５に対し
てバスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８５はその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮバス・
ビジーが活動的でないサイクルに続くサイクル中でパス
上に配置する。
てバスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８５はその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮバス・
ビジーが活動的でないサイクルに続くサイクル中でパス
上に配置する。
（７）用途：線Ｎ ＡＴＴ ＲＥＱ上の注意要求信
号は、「センス」動作を実行するようにＰＥ８５に要求
するために、（バス・アダプタ１５４などの）別のバス
・ユニットから発生する。ＰＥ８５は、現在進行中の動
作（例えば命令実行）が完了すると直ぐにその要求に応
じる。
号は、「センス」動作を実行するようにＰＥ８５に要求
するために、（バス・アダプタ１５４などの）別のバス
・ユニットから発生する。ＰＥ８５は、現在進行中の動
作（例えば命令実行）が完了すると直ぐにその要求に応
じる。
（８）線Ｎコマンド有効上のコマンド有効信号は、ＰＥ
８５によって、プロセッサ・バス０−３１上のビット・
パターン及び（全てのパリティ線を含む）キー状況バス
線０−４が有効であることを示すために使用される。そ
の線は、バス許可ＰＥ８５が活動的になりＮバス・ビジ
ーが非活動性になるサイクルに続くサイクルで活動性（
ダウン・レベル）になる。
８５によって、プロセッサ・バス０−３１上のビット・
パターン及び（全てのパリティ線を含む）キー状況バス
線０−４が有効であることを示すために使用される。そ
の線は、バス許可ＰＥ８５が活動的になりＮバス・ビジ
ーが非活動性になるサイクルに続くサイクルで活動性（
ダウン・レベル）になる。
（９）ａＩアドレス・デクリメントは、ＰＥ８５によっ
て、開始アドレスから下降位置（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
て、開始アドレスから下降位置（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
（１０）、！コマンド・キャンセル上のコマンド・キャ
ンセル信号は、ＰＥ８５によって、記憶に対する既に開
始されているフェッチをキャンセルするために使用され
る。このことは、ＰＥ８５が、要求されたデータの即時
的な使用を禁止する条件を検出する時にＮコマンド有効
が活動的になったあとのサイクルで生じ得る。
ンセル信号は、ＰＥ８５によって、記憶に対する既に開
始されているフェッチをキャンセルするために使用され
る。このことは、ＰＥ８５が、要求されたデータの即時
的な使用を禁止する条件を検出する時にＮコマンド有効
が活動的になったあとのサイクルで生じ得る。
好適な実施例では、よく知られたタイプの５つのグルー
プのコマンドがある。
プのコマンドがある。
すなわち、Ｉ１０記憶、ＭＭＵ動作、メツセージ交換、
及び浮動小数点である。
及び浮動小数点である。
バス１７１の制御を要求するバス・ユニット（ＰＥ８６
、アダプタ１５４またはキャッシュ・コントローラ１５
３）は、バス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、バス・ユニットはま
た、キー状況バス上のアクセス・キー及び動的アドレス
変換ビットをもセットする。そのコマンドの完了後、状
況がその同一バス上で、要求側バス・ユニットに戻され
る。
、アダプタ１５４またはキャッシュ・コントローラ１５
３）は、バス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、バス・ユニットはま
た、キー状況バス上のアクセス・キー及び動的アドレス
変換ビットをもセットする。そのコマンドの完了後、状
況がその同一バス上で、要求側バス・ユニットに戻され
る。
アダプタ１５４は、ＣＰＵ記憶コマンド及びＩ１０記憶
コマンドを発行するが、ＰＥ８６は、ＣＰＵ記憶コマン
ドしか発行することができない。
コマンドを発行するが、ＰＥ８６は、ＣＰＵ記憶コマン
ドしか発行することができない。
これらのコマンド・グループは、次のとおりである。
動作 ＣＰＵメモリ・
コマンド
（１）Ｓ／３７０主記憶参照
（ａ）フェッチ
キャッシュ キャッシュカラ
ヒツト のフェッチ
キャッシュ メモリからの
ミス キャッシュ・
ラインの再
ロード（キャス
ト・アウトを
含む）及び
キャッシュから
のフェッチ
Ｉ１０メモリ・
コマンド
キャッシュから
のフェッチ
（ｂ）記憶 キャッシュへの キャッシュへのキャッ
シュ 記憶 記憶 ヒツト キャッシュ メモリからの メモリへの記憶ミス
キャッシュ。
シュ 記憶 記憶 ヒツト キャッシュ メモリからの メモリへの記憶ミス
キャッシュ。
ラインの再
ロード（キャス
ト・アウトを
含む）及び
キャッシュから
のフェッチ
（２）内部オブジェクト領域（■○Ａ）参照あるＣＰＵ
メモリ・コマンドは、ＩＯＡ記憶アドレス・チエツクへ
のアクセスを許容する。
メモリ・コマンドは、ＩＯＡ記憶アドレス・チエツクへ
のアクセスを許容する。
Ｉ１０記憶コマンドは、Ｓ／３７０主記憶アドレスをチ
エツクすることなく、キャッシュ・コントローラ１５３
中で実行される。このチエツクは、５ＴＣＩ １５６
中で実行される。ＣＰＵ記憶コマンドは、実行のためコ
ントローラ１５３へと指向され、１バイト・コマンド・
フィールドと、３バイト実または仮想アドレス・フィー
ルドをもつ。これらのコマンド・フィールド・ビットは
、次のとおりである。
エツクすることなく、キャッシュ・コントローラ１５３
中で実行される。このチエツクは、５ＴＣＩ １５６
中で実行される。ＣＰＵ記憶コマンドは、実行のためコ
ントローラ１５３へと指向され、１バイト・コマンド・
フィールドと、３バイト実または仮想アドレス・フィー
ルドをもつ。これらのコマンド・フィールド・ビットは
、次のとおりである。
コマンド・ビット 意味
０−１＝１０ ＣＰＵメモリ・コマンド２＝１
フェッチ動作 ２＝０ 記憶動作 ３＝１ キャッシュ・バイパス、アドレス・
チエツクなし ３＝Ｏアドレス・チエツクつき 一３／３７０アドレス比較 −ＡＣＢチエツク ４＝Ｉ ＤＬＡＴアクセスなし一キー制御
保護チエツクなし 一参照及びチエツク・ビット 処理なし ４＝ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−７＝ｎｎｎ バイト長カウント０００＝１
バイト ００１ ＝２ バイト ０１０＝３ バイト ０１．１＝４ バイト １００＝８ バイト １０１＝６４バイト １１０＝６４バイト・ フェッチｌ （ＢＳＭ から低速） １１１＝６４バイト・ フェッチ！ （アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。
フェッチ動作 ２＝０ 記憶動作 ３＝１ キャッシュ・バイパス、アドレス・
チエツクなし ３＝Ｏアドレス・チエツクつき 一３／３７０アドレス比較 −ＡＣＢチエツク ４＝Ｉ ＤＬＡＴアクセスなし一キー制御
保護チエツクなし 一参照及びチエツク・ビット 処理なし ４＝ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−７＝ｎｎｎ バイト長カウント０００＝１
バイト ００１ ＝２ バイト ０１０＝３ バイト ０１．１＝４ バイト １００＝８ バイト １０１＝６４バイト １１０＝６４バイト・ フェッチｌ （ＢＳＭ から低速） １１１＝６４バイト・ フェッチ！ （アダプタ から低速） ＣＰＵ記憶コマンドの例は、次のとおりである。
（１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ＜１０１１１ｎｎｎ）／記憶（１００１１ｎｎ
ｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ（１０１０１０ｎｎ）／記憶（１，ＯＯＯ１０
ｎ ｎ ） （３）実アドレス＜１０００００ｎｎ）をもツＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１、ｎｎ）／記
憶（１０００１１ｎｎ）（４）仮想アドレスをもつキャ
ッシュに対する４バイトまでの読取／書込を行うための
、キャッシュ仮想Ｎバイ、ト・フェッチ（ＩＱｌｏｏｏ
ｎｎ）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタ１５４によって初期化
され、キャッシュ・コントローラ１５３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット“Ｏ”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至６４バイト）
を決定する。データ・ストリングは、パス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ＜１０１１１ｎｎｎ）／記憶（１００１１ｎｎ
ｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ（１０１０１０ｎｎ）／記憶（１，ＯＯＯ１０
ｎ ｎ ） （３）実アドレス＜１０００００ｎｎ）をもツＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１、ｎｎ）／記
憶（１０００１１ｎｎ）（４）仮想アドレスをもつキャ
ッシュに対する４バイトまでの読取／書込を行うための
、キャッシュ仮想Ｎバイ、ト・フェッチ（ＩＱｌｏｏｏ
ｎｎ）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタ１５４によって初期化
され、キャッシュ・コントローラ１５３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット“Ｏ”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至６４バイト）
を決定する。データ・ストリングは、パス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。
ＭＭＵコマンドは、キャッシュ・コントローラ１５３と
、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジスタ
を制御するために使用される。
、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジスタ
を制御するために使用される。
メツセージ・コマンドは、パス１６１に接続されたパス
・ユニットの間でメツセージを転送するために使用され
る。
・ユニットの間でメツセージを転送するために使用され
る。
Ｅ１５．Ｓ／３７０記憶管理ユニツト８１（１）キャッ
シュ・コントローラ１５３キヤツシユ・コントローラ１
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
シュ・コントローラ１５３キヤツシユ・コントローラ１
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
キャッシュ・コントローラ１５３は、プロセッサ・パス
１７０から仮想アドレス及び記憶コマンドを受け入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣバ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５５（第１１図）に転送する。
１７０から仮想アドレス及び記憶コマンドを受け入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣバ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５５（第１１図）に転送する。
ＤＬＡＴ３１４は、仮想ページ・アドレスの実ページ・
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８Ｅｉが割り込まれ、Ｓ／３７０主記憶１６２
中のセグメント及びページ・テーブル（図示しない）を
使用してよく知られた方法でマイクロプログラムによっ
て仮想アドレス変換が行なわれる。
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８Ｅｉが割り込まれ、Ｓ／３７０主記憶１６２
中のセグメント及びページ・テーブル（図示しない）を
使用してよく知られた方法でマイクロプログラムによっ
て仮想アドレス変換が行なわれる。
ＤＬＡＴ３４１は、次に、記憶からフェッチされキャッ
シュ中に配置された情報の新しい仮想及び実ページ・ア
ドレスを反映するように更新される。記憶キーのコピー
がＳ／３７０キー記憶からフェッチされてＤＬＡＴエン
トリ中に入れられる。
シュ中に配置された情報の新しい仮想及び実ページ・ア
ドレスを反映するように更新される。記憶キーのコピー
がＳ／３７０キー記憶からフェッチされてＤＬＡＴエン
トリ中に入れられる。
キャッシュ・ディレクトリ３４２をもつ８ＫＢキヤツシ
ユ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。
ユ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。
キャッシュ中の各区画は、２５６Ｘ８Ｂで構成されてい
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ−ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリ中の記
憶キーを使用して比較回路３４５によって実行される。
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ−ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリ中の記
憶キーを使用して比較回路３４５によって実行される。
４文８Ｂのデータがキャッシュ３４０の出力３４０ａに
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。
記憶動作の場合、バイト単位の部分記憶が実行される。
キャッシュ・ミスの場合、キャッシュ・コントローラ１
５３は要求された６４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするために８３Ｍコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ１０デー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ１０データは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒツトが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ１０データがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれども、キャッ
シュ・ラインは置き換えられない。
５３は要求された６４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするために８３Ｍコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ１０デー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ１０データは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒツトが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ１０データがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれども、キャッ
シュ・ラインは置き換えられない。
記憶中に格納すべきＩ１０データは、もしアドレスされ
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
４ＫＢキー記憶３４４は、１６ＭＢメモリのための記憶
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコピーを保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
開始てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコピーを保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
開始てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
レシーバ回路３５５を介してプロセッサ・バス１７０か
らキャッシュ・コントローラ１５３が受け取ったコマン
ド、データ及びアドレスは、コマンド、データ及びアド
レス・レジスタ３５０１．３５１及び３５２にそれぞれ
格納される。アドレス・レジスタ３４７は、関連するＳ
／３７０プロセツサ要素ＰＥ８５のための有効アドレス
の範囲を記憶する。比較論理３４８は、受信したアドレ
スの有効性を検証する。Ｓ／３７０アドレス比較論理３
４８は、ＰＥ８５及びＩ１０バス・アダプタ１５４の両
方からのアドレスを処理する。
らキャッシュ・コントローラ１５３が受け取ったコマン
ド、データ及びアドレスは、コマンド、データ及びアド
レス・レジスタ３５０１．３５１及び３５２にそれぞれ
格納される。アドレス・レジスタ３４７は、関連するＳ
／３７０プロセツサ要素ＰＥ８５のための有効アドレス
の範囲を記憶する。比較論理３４８は、受信したアドレ
スの有効性を検証する。Ｓ／３７０アドレス比較論理３
４８は、ＰＥ８５及びＩ１０バス・アダプタ１５４の両
方からのアドレスを処理する。
アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能は
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
５４が受信アドレスをＡＣＢ値と比較する動作をもたら
す。
、カスタマ領域を意図しているＳ／３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
５４が受信アドレスをＡＣＢ値と比較する動作をもたら
す。
（２）ＳＴＣＩ １５５ （第３２Ａ及び３２Ｂ図）（
Ａ、 ）序論 記憶制御インターフェース（ＳＴＣＩ）１５５は、Ｓ／
３７０チップ−セット１５０を、バス論理１７８及びシ
ステム・バス３０（第１図）を介して、Ｓ／８８２重化
フォールト・トレラント記憶１６．１８に接続する。記
憶制御インターフェース（ＳＴＣＩ）１５６は、コマン
ド毎の１乃至６４バイトからのデータ転送を決定する全
てのプロセッサ及びＩ／Ｏ記憶／フェッチ・コマンドを
サポートする。全てのＥＣＣ、リフレッシュ、メモリ初
期化及び構成、再試行などは、５７８８プロセツサ６２
及び記憶１６．１８によって処理される。５ＴＣＩ １
５５の詳細なデータ・フローが第３２Ａ及び３２Ｂｌ！
！ｉ！ｌに示されている。
Ａ、 ）序論 記憶制御インターフェース（ＳＴＣＩ）１５５は、Ｓ／
３７０チップ−セット１５０を、バス論理１７８及びシ
ステム・バス３０（第１図）を介して、Ｓ／８８２重化
フォールト・トレラント記憶１６．１８に接続する。記
憶制御インターフェース（ＳＴＣＩ）１５６は、コマン
ド毎の１乃至６４バイトからのデータ転送を決定する全
てのプロセッサ及びＩ／Ｏ記憶／フェッチ・コマンドを
サポートする。全てのＥＣＣ、リフレッシュ、メモリ初
期化及び構成、再試行などは、５７８８プロセツサ６２
及び記憶１６．１８によって処理される。５ＴＣＩ １
５５の詳細なデータ・フローが第３２Ａ及び３２Ｂｌ！
！ｉ！ｌに示されている。
５ＴＣ１１６６は、記憶管理ユニット８３中の相手５Ｔ
Ｃ１１５５ａ（図示しない〉と、相手ユニット２３（第
８図中の）対応５ＴＣＩ対とともに、各ＳＴＣＩ中の論
理４０８（第２３Ｂ図）なとの調停によって、システム
・バス構造３０の制御を求めて調停する。５ＴＣ１１６
６は第７図から見て取れるようにモジュール９のＩ１０
コントローラ及び他のＣＰＵ２５．２７及び２９．３１
に対抗して調停するのみならず、ｌ１０Ｉａ能または慣
用的Ｓ／８日機能のためにバスの制御を要求し得る関連
５７８８プロセツサ６２（及びそのプロセッサの対及び
第８図のＣＰＵ２１．２３中の相手プロセッサ）に対抗
して調停しなくてはならない。
Ｃ１１５５ａ（図示しない〉と、相手ユニット２３（第
８図中の）対応５ＴＣＩ対とともに、各ＳＴＣＩ中の論
理４０８（第２３Ｂ図）なとの調停によって、システム
・バス構造３０の制御を求めて調停する。５ＴＣ１１６
６は第７図から見て取れるようにモジュール９のＩ１０
コントローラ及び他のＣＰＵ２５．２７及び２９．３１
に対抗して調停するのみならず、ｌ１０Ｉａ能または慣
用的Ｓ／８日機能のためにバスの制御を要求し得る関連
５７８８プロセツサ６２（及びそのプロセッサの対及び
第８図のＣＰＵ２１．２３中の相手プロセッサ）に対抗
して調停しなくてはならない。
しかし、調停論理は、それ以外の点では、今から説明す
るプロセッサ及びＩ１０ボードのモジュール°バックパ
ネル゛スロット位置に主として基づき、前述の米国特許
第４４５３２１６号に記載されているものとほぼ類似し
ている。調停フェーズの間に、バス・マスクとなる能力
をもちバス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のどのユニットも、バス構造の使
用を求めて調停する。そのユニットは、バス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりバス・サイクル要求を主張しているより
高い優先順位のユニットがないがどうかをチエツクする
。調停フェーズの間にバス構造に対するアクセスを得る
ことに成功したユニットまたは対ユニットがバス・マス
クと称され、次のクロック・フェーズで転送サイクルを
開始させる。各メモリ・ユニット１６．１８は、決して
マスクとはならず、調停はしない。サイクルの決定フェ
ーズの間に、そのサイクルのバス・マスクであると判断
されたユニットが、サイクル決定または機能信号のセッ
トを発生することによりサイクルのタイプを決定する。
るプロセッサ及びＩ１０ボードのモジュール°バックパ
ネル゛スロット位置に主として基づき、前述の米国特許
第４４５３２１６号に記載されているものとほぼ類似し
ている。調停フェーズの間に、バス・マスクとなる能力
をもちバス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のどのユニットも、バス構造の使
用を求めて調停する。そのユニットは、バス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりバス・サイクル要求を主張しているより
高い優先順位のユニットがないがどうかをチエツクする
。調停フェーズの間にバス構造に対するアクセスを得る
ことに成功したユニットまたは対ユニットがバス・マス
クと称され、次のクロック・フェーズで転送サイクルを
開始させる。各メモリ・ユニット１６．１８は、決して
マスクとはならず、調停はしない。サイクルの決定フェ
ーズの間に、そのサイクルのバス・マスクであると判断
されたユニットが、サイクル決定または機能信号のセッ
トを発生することによりサイクルのタイプを決定する。
バス・マスクはまた、アドレス信号を出して、アドレス
・パリティ線上にそのアドレス及び機能信号のための偶
パリティを配置する。プロセッサ・モジュールの全ての
ユニットは、その内部動作状態に拘らず、機能及びアド
レス信号を運ぶバス導体上の信号を常に受け取るけれど
も、周辺制御ユニットは、パリティ信号を受け取ること
なく動作することができる。決定されているサイクルは
、もしバス待機信号がその時点で出されたなら取り消さ
れる。
・パリティ線上にそのアドレス及び機能信号のための偶
パリティを配置する。プロセッサ・モジュールの全ての
ユニットは、その内部動作状態に拘らず、機能及びアド
レス信号を運ぶバス導体上の信号を常に受け取るけれど
も、周辺制御ユニットは、パリティ信号を受け取ること
なく動作することができる。決定されているサイクルは
、もしバス待機信号がその時点で出されたなら取り消さ
れる。
応答フェーズの間に、ビジーであるシステムノアドレス
されたユニットは、そのサイクルを取り消すためにバス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならバス・ビジー信号を発生
することができる。応答フェーズの間に発生されたバス
・工ラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくバス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
されたユニットは、そのサイクルを取り消すためにバス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならバス・ビジー信号を発生
することができる。応答フェーズの間に発生されたバス
・工ラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくバス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
フルワード転送は、ＵＤＳ及びＬＤＳ （上下のデータ
・ストローブ）信号の両方を出すことによって遠戚され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって遠戚される転
送として定義される。
・ストローブ）信号の両方を出すことによって遠戚され
る。半ワードまたはバイト転送は、これらのストローブ
信号のうちの１つだけを出すことによって遠戚される転
送として定義される。
書込転送は、単にどのストローブ信号も出さないように
することによって、バス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとともにストローブ信号を出さなく
てはならない。ストローブ信号は、バス・データ・パリ
ティの計算に含まれる。
することによって、バス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとともにストローブ信号を出さなく
てはならない。ストローブ信号は、バス・データ・パリ
ティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでバス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受け取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの間のバス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを、操り返させる。このことは、この第２のデー
タ後、すなわち第６のフェーズの間にバス構造上にデー
タを伝送したであろうところのサイクルを取り消すこと
になる。
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでバス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受け取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの間のバス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを、操り返させる。このことは、この第２のデー
タ後、すなわち第６のフェーズの間にバス構造上にデー
タを伝送したであろうところのサイクルを取り消すこと
になる。
示されているシステムの動作の正常バックプレーン・モ
ードは、全てのユニットが服従両（○ｂ、ｅｙ Ｂｏ
ｔｈ、）モードにある時であり、そのときＡバスとＢバ
スの両方にエラーがないように見える。例えば、Ａバス
上のエラーに応答して、全てのユニットが同期的に服従
Ｂ （Ｏｂ ｅ ｙＢ）モードに切り替わる。モジュー
ル９は、５７８８中央処理ユニット上、で走る監視ソフ
トウェアによって動作の服従両モードに戻る。
ードは、全てのユニットが服従両（○ｂ、ｅｙ Ｂｏ
ｔｈ、）モードにある時であり、そのときＡバスとＢバ
スの両方にエラーがないように見える。例えば、Ａバス
上のエラーに応答して、全てのユニットが同期的に服従
Ｂ （Ｏｂ ｅ ｙＢ）モードに切り替わる。モジュー
ル９は、５７８８中央処理ユニット上、で走る監視ソフ
トウェアによって動作の服従両モードに戻る。
動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡバスとＢパスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従バス上のバス°エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のバ
スに服従するようにスイッチさせる。
おいて、ＡバスとＢパスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従バス上のバス°エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のバ
スに服従するようにスイッチさせる。
（Ｂ）システム・バス・フェーズ
第３３図は、モジュール９のための、バス構造３０上の
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
波形５６ａ及び５６ｂは、第３３図の一番上にラベルさ
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、井１、＃２、＄３．．．井２１のサイクル番
号で記されている新しいサイクルを求める調停を開始す
るために、各タイミング・フェーズの開始時点で変化す
る。第３３図は、波形５８ｂでサイクル決定信号を表す
。各サイクル毎のサイクル決定信号は、そのサイクルの
ための調停信号よりも１クロツク・サイクル後に発生す
る。第３３図はさらに、ビジー 待機、データ、Ａパス
・エラー、及びＢバス・エラー信号を示している。第３
３図の最下行は、システムが動作するバッ、クブレーン
・モードをあられし、異なるモードの間の転移を示す。
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、バス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、井１、＃２、＄３．．．井２１のサイクル番
号で記されている新しいサイクルを求める調停を開始す
るために、各タイミング・フェーズの開始時点で変化す
る。第３３図は、波形５８ｂでサイクル決定信号を表す
。各サイクル毎のサイクル決定信号は、そのサイクルの
ための調停信号よりも１クロツク・サイクル後に発生す
る。第３３図はさらに、ビジー 待機、データ、Ａパス
・エラー、及びＢバス・エラー信号を示している。第３
３図の最下行は、システムが動作するバッ、クブレーン
・モードをあられし、異なるモードの間の転移を示す。
第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイフルボ１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従前モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標井１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイフルボ２を求める調
停が実行される。
号１の間に、モジュール９は、サイフルボ１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従前モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標井１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイフルボ２を求める調
停が実行される。
タイミング・フェーズ３の間にはサイフルボ１に力して
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング−フェーズ４の間に生じ、データ波
形５８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイフルボ２のサイクル決定が実行さ
れ、更なるサイフルボ３の調停が実行される。
はバス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング−フェーズ４の間に生じ、データ波
形５８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイフルボ２のサイクル決定が実行さ
れ、更なるサイフルボ３の調停が実行される。
タイミング・フェーズ４では、サイクル井１のデータ転
送が行なわれ、サイフルボ３の決定が実行される。また
、波形５８ｆで示されるように、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイフルボ２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のバス穴エラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡバス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるように、
バス構造上にデータがないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必又はない。
送が行なわれ、サイフルボ３の決定が実行される。また
、波形５８ｆで示されるように、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイフルボ２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のバス穴エラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡバス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるように、
バス構造上にデータがないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必又はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイフ
ルボ４の機能が調停され、バス構造上には、サイフルボ
３のための応答が存在しない。従って、そのサイクルは
、タイミング・フェーズ６の間にデータ転送へと進む。
るシステムによって第５のサイクルが調停され、サイフ
ルボ４の機能が調停され、バス構造上には、サイフルボ
３のための応答が存在しない。従って、そのサイクルは
、タイミング・フェーズ６の間にデータ転送へと進む。
またタイミング・フェーズ６で、波形５８ｃ３で示すよ
うにバス待機が出され、これはサイフルボ４ヒ関連する
。その効果は、そのサイクルを別のタイミング・フェー
ズの間延長し、サイフルボ５を取り消すことである。
うにバス待機が出され、これはサイフルボ４ヒ関連する
。その効果は、そのサイクルを別のタイミング・フェー
ズの間延長し、サイフルボ５を取り消すことである。
新しいサイクル井７は、タイミング・フェーズ１０で調
停され、その決定動作がサイフルボ６のために進行する
。タイミング・フェーズ８では、サイフルボ４のための
データが転送のためにデータ・バスに印加される。また
、タイミング・フェーズ８で、ビジー・バス信号が出さ
れ、この信号は、サイフルボ６の応答の一部であって、
そのサイクルを取り消す。
停され、その決定動作がサイフルボ６のために進行する
。タイミング・フェーズ８では、サイフルボ４のための
データが転送のためにデータ・バスに印加される。また
、タイミング・フェーズ８で、ビジー・バス信号が出さ
れ、この信号は、サイフルボ６の応答の一部であって、
そのサイクルを取り消す。
別のバス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
タイミング・フェーズ１０中で出されタイミング・フェ
ーズ１１へと続くバス待機信号は、サイフルボ８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たバス待機信号はまた、示されているように、サイクル
井９及び＃１０を取り消しする。待機信号によるサイフ
ルボ８の延長におけるフェーズ１０．１１、または１２
の間に出されたビジー信号は、サイフルボ８を取り消す
ことになる。尚、サイクル決定のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。
ーズ１１へと続くバス待機信号は、サイフルボ８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たバス待機信号はまた、示されているように、サイクル
井９及び＃１０を取り消しする。待機信号によるサイフ
ルボ８の延長におけるフェーズ１０．１１、または１２
の間に出されたビジー信号は、サイフルボ８を取り消す
ことになる。尚、サイクル決定のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。
タイミング・フェーズ１１．１２及び１４の間に生じる
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
というのは、システムは既に服従Ｂモードで動作してい
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイフルボ１３を打ち消す。また、それ
は、サイクル井１２を延長し、しかし、サイクル井１２
は、タイミング・フェーズ１４の間に出されるビジー信
号によって打ち消される。サイクル井１１のためのデー
タは、タイミング・フェーズ１４の間に通常シーケンス
で転送される。更に、サイクル井１４のデータ転送は、
タイミング・フェーズ１７で行なわれる。
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイフルボ１３を打ち消す。また、それ
は、サイクル井１２を延長し、しかし、サイクル井１２
は、タイミング・フェーズ１４の間に出されるビジー信
号によって打ち消される。サイクル井１１のためのデー
タは、タイミング・フェーズ１４の間に通常シーケンス
で転送される。更に、サイクル井１４のデータ転送は、
タイミング・フェーズ１７で行なわれる。
タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
バス待機信号は、バス・マスクによってアドレスサれた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣ１１５５によ
っては利用されない。
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣ１１５５によ
っては利用されない。
システム・バス論理１７８（第１９Ｃ図）は、５ＴＣ１
１６５からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。バス
３０のために前記に定義したのと同一の基本的バス転送
サイクルが論理１７８によって使用される。すなわち： （１）調停フェーズ−このフェーズは、とのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のパックパネル・スロットＩＤに基づく。５ＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
ＵのスロットＩＤに基づき、一方、優先順位を割当てる
ための各ＣＰＵ （ＰＥ８５及びその対のユニット）上
のＦＩＦＯ殆ビ満杯／殆ど空（ＡＦＥ）フラグ及び半満
杯（ＨＦ）フラグ、！４０９は、多重ＣＰＵ実装構成に
おける実タスク要求に基づく。
１６５からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。バス
３０のために前記に定義したのと同一の基本的バス転送
サイクルが論理１７８によって使用される。すなわち： （１）調停フェーズ−このフェーズは、とのサイクルで
もバス・コントローラがバスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のパックパネル・スロットＩＤに基づく。５ＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
ＵのスロットＩＤに基づき、一方、優先順位を割当てる
ための各ＣＰＵ （ＰＥ８５及びその対のユニット）上
のＦＩＦＯ殆ビ満杯／殆ど空（ＡＦＥ）フラグ及び半満
杯（ＨＦ）フラグ、！４０９は、多重ＣＰＵ実装構成に
おける実タスク要求に基づく。
（２〉サイクル決定フェーズ−このフェーズは、以前の
サイクル中のバス許可に続く。それは、１６．３２また
は６４ビツト読取／書込転送を、記憶１６に対する２７
ビツト開始物理アドレスとともに指定するための、バス
３０のバスＦ’ ＮコードＡ及びＢ上の４ビット機能コ
ードを含む。
サイクル中のバス許可に続く。それは、１６．３２また
は６４ビツト読取／書込転送を、記憶１６に対する２７
ビツト開始物理アドレスとともに指定するための、バス
３０のバスＦ’ ＮコードＡ及びＢ上の４ビット機能コ
ードを含む。
記憶１６は、好適な実施例では２５６ＭＢである。全て
の記憶アクセスは、アドレス・ビットＯが使用されない
ように１６．３２または６４ビツト境界上にある。より
正確には、バイト及びワード・アクセスは、バスＦＮコ
ード定義と連結して第１４図にＵＤＳおよびＬＤＳ信号
によって示されている。
の記憶アクセスは、アドレス・ビットＯが使用されない
ように１６．３２または６４ビツト境界上にある。より
正確には、バイト及びワード・アクセスは、バスＦＮコ
ード定義と連結して第１４図にＵＤＳおよびＬＤＳ信号
によって示されている。
（３）サイクル応答フェーズ−このフェーズは、５ＴＣ
Ｉ １５５を、再調停し前のサイクル決定フェーズを再
発行するように強制することになるメモリからの、バス
３０上のバス・エラーまたはバス・ビジー条件を含み得
る。
Ｉ １５５を、再調停し前のサイクル決定フェーズを再
発行するように強制することになるメモリからの、バス
３０上のバス・エラーまたはバス・ビジー条件を含み得
る。
（４）データ・フェーズ−（サイクル応答フェーズを過
ぎて）記憶要求が一旦受け入れられると、サイクル応答
フェーズに続く （サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビツトのデ
ータを転送することができる。
ぎて）記憶要求が一旦受け入れられると、サイクル応答
フェーズに続く （サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１６．３２または６４ビツトのデ
ータを転送することができる。
（５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・バス３０上で（ＳＴＣ１１５５
またはメモリ１６から）データの反復を強制するバス・
エラーがないかどうかをチエツクするために必要である
。Ａ及びＢバスは同一のデータを運ぶので、後データ・
フェーズの間はＡまたはＢバス・エラーが生じてもよい
。
２サイクル後システム・バス３０上で（ＳＴＣ１１５５
またはメモリ１６から）データの反復を強制するバス・
エラーがないかどうかをチエツクするために必要である
。Ａ及びＢバスは同一のデータを運ぶので、後データ・
フェーズの間はＡまたはＢバス・エラーが生じてもよい
。
パス３０を求めて調停するＳ／８８プロセツサ６２と、
バス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、５ＴＣ１１５５のフェッチ及び記憶
パイプライン能力のため、５ＴＣＩは同時にＳつまでの
フェーズ全てで動作することができる。例えば、６４バ
イト読取動作の間に、５ＴＣ１１５５は、もしエラーが
ないなら５つの全てのフェーズで動作することができ、
５ＴＣＩは、連続する５つのサイクルの各々でバス３０
の調停制御を許可される。このことは、特にモジュール
９の単一プロセッサ・バージョンで、システム性能を向
上させる。
バス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、５ＴＣ１１５５のフェッチ及び記憶
パイプライン能力のため、５ＴＣＩは同時にＳつまでの
フェーズ全てで動作することができる。例えば、６４バ
イト読取動作の間に、５ＴＣ１１５５は、もしエラーが
ないなら５つの全てのフェーズで動作することができ、
５ＴＣＩは、連続する５つのサイクルの各々でバス３０
の調停制御を許可される。このことは、特にモジュール
９の単一プロセッサ・バージョンで、システム性能を向
上させる。
（ｃ）Ｓ７０１機能
５ＴＣＩ機能のいくつかを以下説明する。
（１）Ｆ Ｉ Ｆ０４００−４個＜６４Ｘ９ビツト）先
入れ先出し高速ＲＡＭが、４回までの６４バイト記憶コ
マンドをユニット１５５がビジーになる前に保持するこ
とを可能ならしめるバッファを形成する。それはまた、
全てのデータのための入来パリティを出力まで保持する
。Ｓ／３７０クロツク１５２は、コマンド及びデータを
Ｐ Ｉ ＦＯ４００中しこクロックする。そして、Ｓ／
８８クロツク３８がＦ Ｉ ＦＯ４００からコマンド及
びデータをクロックする。Ｆ Ｉ ＦＯ４００の好適な
実施例は、ＣｙｐｒｅｓｓＳｅｌＩＩｉｃｏｎｄｕｃｔ
ｏｒ Ｃｏｒｐ、によって１９８８年１月１Ｓ日に発行
された製品情報マニュアルの５乃至３４ページに詳細に
記載されているＣＹ７Ｃ４０９である。
入れ先出し高速ＲＡＭが、４回までの６４バイト記憶コ
マンドをユニット１５５がビジーになる前に保持するこ
とを可能ならしめるバッファを形成する。それはまた、
全てのデータのための入来パリティを出力まで保持する
。Ｓ／３７０クロツク１５２は、コマンド及びデータを
Ｐ Ｉ ＦＯ４００中しこクロックする。そして、Ｓ／
８８クロツク３８がＦ Ｉ ＦＯ４００からコマンド及
びデータをクロックする。Ｆ Ｉ ＦＯ４００の好適な
実施例は、ＣｙｐｒｅｓｓＳｅｌＩＩｉｃｏｎｄｕｃｔ
ｏｒ Ｃｏｒｐ、によって１９８８年１月１Ｓ日に発行
された製品情報マニュアルの５乃至３４ページに詳細に
記載されているＣＹ７Ｃ４０９である。
業界標準のハンドシェーク信号以外に、殆ど満杯／殆ビ
空（ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆と満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
空（ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆と満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
メモリは、入力準備完了＜ＩＲ）制御信号が高レベルの
時シフトイン（ＳＩ）信号の制御の下でその入力に９ビ
ツトの並列ワードを受領する。そのデータは、出力準備
完了（ＯＲ）制御信号が高レベルの時、シフトアウト（
ＳＯ）信号の制御の下で記憶されたのと同じ順序で出力
される。もしＦＩＦＯが満杯（ＩＲ低レベル）であるな
ら、Ｓ１人力のパルスが無視され、もしＦＩＦＯが空＜
ＯＲが低レベル）なら８０人力のパルスが無視される。
時シフトイン（ＳＩ）信号の制御の下でその入力に９ビ
ツトの並列ワードを受領する。そのデータは、出力準備
完了（ＯＲ）制御信号が高レベルの時、シフトアウト（
ＳＯ）信号の制御の下で記憶されたのと同じ順序で出力
される。もしＦＩＦＯが満杯（ＩＲ低レベル）であるな
ら、Ｓ１人力のパルスが無視され、もしＦＩＦＯが空＜
ＯＲが低レベル）なら８０人力のパルスが無視される。
より広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受け入れる用意があるＣＩＲ高
レベル〉か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差を保証する。
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受け入れる用意があるＣＩＲ高
レベル〉か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差を保証する。
読取及び書込動作は、完全に非同期的であって、以てＦ
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に興なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。Ｆ Ｉ ＦＯ４００は
、読取ポインタと、書込ポインタと、既知のハンドシェ
ーキング（Ｓｌ／ＪＲ，５ｏ１０Ｒ）信号と、ＡＦＥ及
びＨＦフラグを発生するもめに必要な制御論理を含む。
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に興なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。Ｆ Ｉ ＦＯ４００は
、読取ポインタと、書込ポインタと、既知のハンドシェ
ーキング（Ｓｌ／ＪＲ，５ｏ１０Ｒ）信号と、ＡＦＥ及
びＨＦフラグを発生するもめに必要な制御論理を含む。
ＦＩＦＯが空の場合、５ＴＣＩ論理はＳＯｔ高レベルに
保持し、以て、ワードが書かれた時、それが出力へ直接
伝えられる（ｒｉｐｐｌｅ）。その０Ｒ（ｉ号は、１内
部サイクルの間高レベルで、次に再び低レベルに下がる
。もし更なるワードがＦＩＦＯに書かれるなら、それら
は最初のワードに足並を揃え、ＳＯが低れべるに引き下
げられるまで出力上には現れないことになる。
保持し、以て、ワードが書かれた時、それが出力へ直接
伝えられる（ｒｉｐｐｌｅ）。その０Ｒ（ｉ号は、１内
部サイクルの間高レベルで、次に再び低レベルに下がる
。もし更なるワードがＦＩＦＯに書かれるなら、それら
は最初のワードに足並を揃え、ＳＯが低れべるに引き下
げられるまで出力上には現れないことになる。
データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントしＳＯ大入力ら満杯のＦＩＦＯのＩＲ出力へ
信号を伝搬するために必要な時間（バブルスルー時間）
がデータをＦ Ｉ ＦＯ４００を通じて渡すことができ
る速度を決定する。
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントしＳＯ大入力ら満杯のＦＩＦＯのＩＲ出力へ
信号を伝搬するために必要な時間（バブルスルー時間）
がデータをＦ Ｉ ＦＯ４００を通じて渡すことができ
る速度を決定する。
′ｆ！ｔｌ投入時に、ＦＩＦＯは、マスター・リセット
信号によってリセットされる。このことは、装置を空条
件に入らしめ、それはＯＲ信号が低レベルであると同時
にＩＲ信号が高レベルであることによって通知される。
信号によってリセットされる。このことは、装置を空条
件に入らしめ、それはＯＲ信号が低レベルであると同時
にＩＲ信号が高レベルであることによって通知される。
この条件では、データ出力（Ｄｏｏ−Ｄ０８）は低レベ
ルである。ＡＦＥフラグは高レベルであって、ＨＦフラ
グは低レベルである。
ルである。ＡＦＥフラグは高レベルであって、ＨＦフラ
グは低レベルである。
空位置の可用性は、入力レディ（ＩＲ）信号の高レベル
状態によって示される。ＩＲが高レベルであるとき、シ
フトイン（ＳＩ）ビン上の低レベルから高レベルへの遷
移は、入力上のデータのＦＴＦＯ４００へのロードを引
き起こす。ＩＲＭ号は次に低レベルになり、そのデータ
がサンプルされたことを示す。ＳＩ信号の高レベルから
低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満杯で
ある力Ｚ殆ビ空であるなら、ＩＲ倍信号低レベルからへ
の遷移と、ＡＦＥフラグの低レベルから高レベルへの遷
移を示す。
状態によって示される。ＩＲが高レベルであるとき、シ
フトイン（ＳＩ）ビン上の低レベルから高レベルへの遷
移は、入力上のデータのＦＴＦＯ４００へのロードを引
き起こす。ＩＲＭ号は次に低レベルになり、そのデータ
がサンプルされたことを示す。ＳＩ信号の高レベルから
低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満杯で
ある力Ｚ殆ビ空であるなら、ＩＲ倍信号低レベルからへ
の遷移と、ＡＦＥフラグの低レベルから高レベルへの遷
移を示す。
ＦＩＦＯ４００の出力におけるデータの可用性は、出力
しデイ（ＯＲ）信号の高レベル状態によって示される。
しデイ（ＯＲ）信号の高レベル状態によって示される。
ＦＩＦＯがリセットされた後、全てのデータ出力（ＤＯ
Ｏ−ＤＯ８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ信号は低レベルにとどまり、それに印加された
全てのシフトアウト（Ｓｏ＞パルスは無視されることに
なる。
Ｏ−ＤＯ８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ信号は低レベルにとどまり、それに印加された
全てのシフトアウト（Ｓｏ＞パルスは無視されることに
なる。
データがＦＩＦＯにシフトして入れられた後、ＯＲ信号
は高レベルになる。
は高レベルになる。
２つのフラグ、ＡＦＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、ＳＩ及びＳｏの下降端に関連して
生じる。
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、ＳＩ及びＳｏの下降端に関連して
生じる。
（２）ＳＢＩ論理−３／３７０プロセツサ８５をしてＳ
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム７８８パス・インターフェース＜
ＳＢ・工）論理１７８゜これは、１６．３２または６４
ビツト転送を開始するべくパス３０にアクセスするため
に、毎サイクル調停するための論理４０８をもつ。論理
１７８インターフエース線及び調停論理４０８は好適に
は、ここで変更している個所を除いては米国特許第４４
５３２１５号に記述されているタイプのものと同様であ
る。
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム７８８パス・インターフェース＜
ＳＢ・工）論理１７８゜これは、１６．３２または６４
ビツト転送を開始するべくパス３０にアクセスするため
に、毎サイクル調停するための論理４０８をもつ。論理
１７８インターフエース線及び調停論理４０８は好適に
は、ここで変更している個所を除いては米国特許第４４
５３２１５号に記述されているタイプのものと同様であ
る。
（３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２！！ｉ化さ
れている。単一の論理は、比較論理４０２ａ乃至ｇと、
破断論理４０３と、クロック発生論理（図示しない）の
みである。このように、５ＴＣＩ １５５は、第８図の
記憶管理ユニット８３の一部である実質的に同一の対の
５ＴＣ１１５５ａ（図示しない）をもつ。
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２！！ｉ化さ
れている。単一の論理は、比較論理４０２ａ乃至ｇと、
破断論理４０３と、クロック発生論理（図示しない）の
みである。このように、５ＴＣＩ １５５は、第８図の
記憶管理ユニット８３の一部である実質的に同一の対の
５ＴＣ１１５５ａ（図示しない）をもつ。
比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
威し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、パス４６０を介して論理４０３に供
給される。ＢＣＵパス２４７．２２３上のいくつかのエ
ラーは、５７８８比較回路１２ｆ（第８図）によって取
り上げられる。
威し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、パス４６０を介して論理４０３に供
給される。ＢＣＵパス２４７．２２３上のいくつかのエ
ラーは、５７８８比較回路１２ｆ（第８図）によって取
り上げられる。
（４）アドレス・チエツク−８／８８記憶１６中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０６ （ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０６ （ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
（５）同期的動作−３／３７０クロツク１５２は、パス
３０及び同期化ユニット１５８（第１９Ｃ図）を介して
、Ｓ／８８クロツク３８（第７図）から導出され、５７
８８クロツク３８の開始からのＳ／３７０発振器人力周
期内のクロック間の同期をもたらす。このことは、連続
読取（例えば６４バイト読取コマンド）をメモリ１６２
からＳ／３７０チツプ・セットへと待機状態をはさむこ
となくパイプラインさせる（システム・バス３０上で５
ＴＣ１１６５に許可された連続的サイクルを想定して）
ことを可能ならしめる。
３０及び同期化ユニット１５８（第１９Ｃ図）を介して
、Ｓ／８８クロツク３８（第７図）から導出され、５７
８８クロツク３８の開始からのＳ／３７０発振器人力周
期内のクロック間の同期をもたらす。このことは、連続
読取（例えば６４バイト読取コマンド）をメモリ１６２
からＳ／３７０チツプ・セットへと待機状態をはさむこ
となくパイプラインさせる（システム・バス３０上で５
ＴＣ１１６５に許可された連続的サイクルを想定して）
ことを可能ならしめる。
（６）ＳＴＣパス・インターフェース−全ての標準的Ｓ
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとともに実行される。
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとともに実行される。
パリティ・エラーまたはＦＣＣエラーは、Ｓ／３７０オ
ペレーテイング・システムに報告されずに、再試行（Ｆ
ＣＣまたはバス・パリティ・エラー）として処理される
か、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
ペレーテイング・システムに報告されずに、再試行（Ｆ
ＣＣまたはバス・パリティ・エラー）として処理される
か、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
第１１図に示すように、５ＴＣ１１６６は、Ｓ／３７０
動的（仮想）アドレス変換を処理し、８に、 Ｂ命令／
データ・キャッシュと６４エントリＤＬＡＴ３４１ （
ディレクトリ・ルックアサイド・テーブル）を利用する
キャッシュ・コントローラ・ユニット１５３を介してＳ
／３７０プロセツサ８５にインターフェースする。こう
して、全ての実／仮想Ｉ１０またはプロセッサ転送は、
ユニット１５３によってＳＴＣバス１５７上に発行され
る「実」アドレスをもたらす。典型的には、バス・アダ
プタ１５４またはＳ／３７０プロセツサ８５が「実」記
憶動作を行う時、ユニット１５３は、５ＴＣ１５７上で
発行された後でコマンドのキャンセルをもたらし得るキ
ャッシュ・ヒツトの場合を除いては、単にプロセッサ・
バス１７０からＳＴＣバス１５７への移行段として働く
たけである。
動的（仮想）アドレス変換を処理し、８に、 Ｂ命令／
データ・キャッシュと６４エントリＤＬＡＴ３４１ （
ディレクトリ・ルックアサイド・テーブル）を利用する
キャッシュ・コントローラ・ユニット１５３を介してＳ
／３７０プロセツサ８５にインターフェースする。こう
して、全ての実／仮想Ｉ１０またはプロセッサ転送は、
ユニット１５３によってＳＴＣバス１５７上に発行され
る「実」アドレスをもたらす。典型的には、バス・アダ
プタ１５４またはＳ／３７０プロセツサ８５が「実」記
憶動作を行う時、ユニット１５３は、５ＴＣ１５７上で
発行された後でコマンドのキャンセルをもたらし得るキ
ャッシュ・ヒツトの場合を除いては、単にプロセッサ・
バス１７０からＳＴＣバス１５７への移行段として働く
たけである。
次に、４１本のＳＴＣバスバス第３２Ａ図及び第３０図
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・バス４０Ｇは、３２本の双方向データ・バス
線に加えてバイト毎の奇数パリティをもつ。このバスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１５５に対して
、コマンド／アドレスが同一サイクル中のＳＴＣバスバ
ス有効であることを知らせるために、ユニット１５３に
よって使用される。ＳＴＣキャンセル線は、５ＴＣ１１
５５に対して前に発行したコマンドをキャンセルするた
めにユニット１５３によって駆動される。ＳＴＣビジー
線４４０は、ｒＳＴＣ有効」が発行された１サイクル後
、５ＴＣＩがビジーであって新しいコマンドを受け入れ
ることができないことをユニット１６３知らせるために
、５ＴＣ１１６６によって駆動される。ＳＴＣビジー線
４４０は、ユニット１５５が新しいコマンドを受け取る
ことができる１サイクル前に解放される。
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・バス４０Ｇは、３２本の双方向データ・バス
線に加えてバイト毎の奇数パリティをもつ。このバスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１５５に対して
、コマンド／アドレスが同一サイクル中のＳＴＣバスバ
ス有効であることを知らせるために、ユニット１５３に
よって使用される。ＳＴＣキャンセル線は、５ＴＣ１１
５５に対して前に発行したコマンドをキャンセルするた
めにユニット１５３によって駆動される。ＳＴＣビジー
線４４０は、ｒＳＴＣ有効」が発行された１サイクル後
、５ＴＣＩがビジーであって新しいコマンドを受け入れ
ることができないことをユニット１６３知らせるために
、５ＴＣ１１６６によって駆動される。ＳＴＣビジー線
４４０は、ユニット１５５が新しいコマンドを受け取る
ことができる１サイクル前に解放される。
線４３３上のＳＴＣデータ無効は、データがフェッチで
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するために５ＴＣ１１５５によって
発行される。ユニット１５３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０上で発生し、５ＴＣ１
１５５，１５５ａの対論理の間でデータの不一致が生じ
、あるいはバス３０読取サイクルの間に不正なパリティ
が検出されたとき、データと一致して送られる。
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するために５ＴＣ１１５５によって
発行される。ユニット１５３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０上で発生し、５ＴＣ１
１５５，１５５ａの対論理の間でデータの不一致が生じ
、あるいはバス３０読取サイクルの間に不正なパリティ
が検出されたとき、データと一致して送られる。
ＳＴＣデータ転送線４４１は、後のサイクル中のＳＴＣ
パス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣ１１５５によって駆動される。記憶
の場合、線４４１は、ユニット１５３が次のサイクルで
次の３２ビツト・ワードを供給すべきことを指示する。
パス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣ１１５５によって駆動される。記憶
の場合、線４４１は、ユニット１５３が次のサイクルで
次の３２ビツト・ワードを供給すべきことを指示する。
フェッチの場合、線４４１は、ユニット１５３に、もし
次のサイクルでＳＴＣデータ無効によって拒否されない
なら次のサイクルが有効なデータを含むであろうことを
知らせる。５ＴＣ１１５５デザインは、上述の全ての状
態が１つのＳ／３７０ＣＰＵ内で同時にアクティブであ
ることを可能ならしめるように完全にパイプラインされ
ている。このようにして、連続的にバスが許可されエラ
ーがないと想定すると、５ＴＣ１１５６は、３２ビツト
、６２．５ｎｓＳＴＣバス１５７上へ（１２５ｎｓシス
テム・バス３０サイクル毎の）６４ビツト読取を利用し
て待機状態なく、フェッチ上のパイプラインされたデー
タを維持することができる。
次のサイクルでＳＴＣデータ無効によって拒否されない
なら次のサイクルが有効なデータを含むであろうことを
知らせる。５ＴＣ１１５５デザインは、上述の全ての状
態が１つのＳ／３７０ＣＰＵ内で同時にアクティブであ
ることを可能ならしめるように完全にパイプラインされ
ている。このようにして、連続的にバスが許可されエラ
ーがないと想定すると、５ＴＣ１１５６は、３２ビツト
、６２．５ｎｓＳＴＣバス１５７上へ（１２５ｎｓシス
テム・バス３０サイクル毎の）６４ビツト読取を利用し
て待機状態なく、フェッチ上のパイプラインされたデー
タを維持することができる。
システム／８８インターフエース４１０は、５ＴＣ１１
５５中で、ＢＣＵローカル仮想アドレス空間内のＭ、
Ｅ Ｍサイズ・レジスタ４０５及びＭＥＭベース・レジ
スタ４０４に対するアクセスをサポートするために使用
される。また、「破断」４０３及び「バス割り込み要求
（ＩＲＱ）Ｊエラーは、バス３０上の低優先順位保守割
り込みを単一ＣＰＵとして駆動するために、Ｓ／８８プ
ロセツサ・ボード上のエラーと結合される。
５５中で、ＢＣＵローカル仮想アドレス空間内のＭ、
Ｅ Ｍサイズ・レジスタ４０５及びＭＥＭベース・レジ
スタ４０４に対するアクセスをサポートするために使用
される。また、「破断」４０３及び「バス割り込み要求
（ＩＲＱ）Ｊエラーは、バス３０上の低優先順位保守割
り込みを単一ＣＰＵとして駆動するために、Ｓ／８８プ
ロセツサ・ボード上のエラーと結合される。
バスＩＲＱエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって異なることが検出されたバス３
０からの非保護信号のため、「破断」エラーが切断する
ようにはバス３０をボードから切断しない、という点で
破断エラーとは異なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
たは相手ボードによって異なることが検出されたバス３
０からの非保護信号のため、「破断」エラーが切断する
ようにはバス３０をボードから切断しない、という点で
破断エラーとは異なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
さらに、線４１１．４１２．４１３上の「服従Ａ」、「
服従Ｂ」及び「２重化」信号は、Ｓ／３７０プロセツサ
内で再び実現されるのではなくてＳ／８８プロセツサ・
ボード論理から駆動される。服従Ａ／服従Ｂ信号は、チ
エツク及び駆動側データ入力マルチプレクサのための入
力マルチプレクサ７１．７３を制御し、バス・エラー条
件中でゲートするために使用される。線４１３上の２重
化信号は、ボードが対になっていることを知らせるため
に使用される（すなわち、対のボートが連続的スロット
にあるときそれらが一緒に調停することを保証するため
にバス調停論理４０８中で使用される〉。
服従Ｂ」及び「２重化」信号は、Ｓ／３７０プロセツサ
内で再び実現されるのではなくてＳ／８８プロセツサ・
ボード論理から駆動される。服従Ａ／服従Ｂ信号は、チ
エツク及び駆動側データ入力マルチプレクサのための入
力マルチプレクサ７１．７３を制御し、バス・エラー条
件中でゲートするために使用される。線４１３上の２重
化信号は、ボードが対になっていることを知らせるため
に使用される（すなわち、対のボートが連続的スロット
にあるときそれらが一緒に調停することを保証するため
にバス調停論理４０８中で使用される〉。
服従Ａ及びＢ信号は、十服従Ａ、−服従Ａ、十服従Ｂ、
−服従Ｂを提供するために反転される。
−服従Ｂを提供するために反転される。
十服従Ａ、−服従Ａ信号は、レジスタ４２゛８及び４２
９にそれぞれ印加される。レジスタ４２８及び４２９は
、バス構造３０のＡ及びＢバスにそれぞれ結合される。
９にそれぞれ印加される。レジスタ４２８及び４２９は
、バス構造３０のＡ及びＢバスにそれぞれ結合される。
Ｓ／８８クロック信号〈図示しない）は、３つのモード
Ａ、Ｂ及び両について、Ａ及びＢバスからのデータをレ
ジスタ４２８及び４２９にクロックする。レジスタ４２
８中のデータは、バスが服従Ａまたは服従Ｂモードで動
作しているときバス４３５，４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
６．４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４２
８ａの内容は、服従Ｂまたは服従両モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ入力マルチプレクサ機能７１．７
３（第３図）が実行される。
Ａ、Ｂ及び両について、Ａ及びＢバスからのデータをレ
ジスタ４２８及び４２９にクロックする。レジスタ４２
８中のデータは、バスが服従Ａまたは服従Ｂモードで動
作しているときバス４３５，４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみバス４３
６．４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４２
８ａの内容は、服従Ｂまたは服従両モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ入力マルチプレクサ機能７１．７
３（第３図）が実行される。
レジスタ４０５，４０４中のＭＥＭサイズ／ＭＥＭベー
ス値は、ＢＣＵローカル・アドレス空間に１って、Ｓ／
８８プロセッサ６２仮想ア仮想アドレス化メモリ・マツ
プされる。それらは、所与のＳ／３７０ＣＰＵ空間が一
旦与えられると、Ｓ／８８ブート処理の間にセットしな
くてはならない。それらは、ＳＴＣＩ記憶／フェッチ動
作が進行中でない限りＳ／８８によって変更することが
できる。
ス値は、ＢＣＵローカル・アドレス空間に１って、Ｓ／
８８プロセッサ６２仮想ア仮想アドレス化メモリ・マツ
プされる。それらは、所与のＳ／３７０ＣＰＵ空間が一
旦与えられると、Ｓ／８８ブート処理の間にセットしな
くてはならない。それらは、ＳＴＣＩ記憶／フェッチ動
作が進行中でない限りＳ／８８によって変更することが
できる。
レジスタ４０４．４０５は、ローカル・アドレス（００
７ＥＯＩＦＣ）を介して第１９Ａ図のアドレス・デコー
ド論理２１６によってアクセスされ、次のデータを含む
。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２０
−２７であって、それらはそれぞれ、Ｓ／３７０記憶１
６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス（
ＭＥＭベース）に等しく、 ＭＥＭサイズ＝Ｓ／３７０から記憶領域１６２に割部て
られた主記憶のメガバイト（１乃至１６） ＭＥＭベース＝記憶領域１６２に割当てられた記憶１Ｇ
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ＥＯＩ ＦＣをデコードす
る時、そのサイズ及びアドレス・ビットは、そのバス１
６１Ｄを介してプロセッサ６２によってレジスタ４０５
．４０４中にセットされる。この動作の間、論理２１６
は、プロセッサ６２をその関連ハードウェアから切り放
し、以てレジスタ４０４．４０５のローディングが５７
８８オペレーテイング・システムに対して透過的となる
。さらに、Ｓ／３７０オペレーテイング・システムは、
Ｓ／３７０記憶１６２にアクセスする際に、それらの存
在または用途に気づかない。
７ＥＯＩＦＣ）を介して第１９Ａ図のアドレス・デコー
ド論理２１６によってアクセスされ、次のデータを含む
。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２０
−２７であって、それらはそれぞれ、Ｓ／３７０記憶１
６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス（
ＭＥＭベース）に等しく、 ＭＥＭサイズ＝Ｓ／３７０から記憶領域１６２に割部て
られた主記憶のメガバイト（１乃至１６） ＭＥＭベース＝記憶領域１６２に割当てられた記憶１Ｇ
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ＥＯＩ ＦＣをデコードす
る時、そのサイズ及びアドレス・ビットは、そのバス１
６１Ｄを介してプロセッサ６２によってレジスタ４０５
．４０４中にセットされる。この動作の間、論理２１６
は、プロセッサ６２をその関連ハードウェアから切り放
し、以てレジスタ４０４．４０５のローディングが５７
８８オペレーテイング・システムに対して透過的となる
。さらに、Ｓ／３７０オペレーテイング・システムは、
Ｓ／３７０記憶１６２にアクセスする際に、それらの存
在または用途に気づかない。
第３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号１７０線をもあられ
している。更にこれは、ＳＴＣパス１５７に加えて、Ｓ
／８８システム・バス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必要な全ての線を含む。説明の
便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図に
は示されていない。
ース１５５によって使用される信号１７０線をもあられ
している。更にこれは、ＳＴＣパス１５７に加えて、Ｓ
／８８システム・バス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必要な全ての線を含む。説明の
便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図に
は示されていない。
（Ｄ）データ記憶動作
キャッシュ・コントローラ１５３からの記憶コマンド上
で、５ＴＣ１１５５はそのコマンドをアドレス／データ
・バス４０６（これはＳＴＣバス１５７の一部である）
のビット０−７上にクロックにより乗せ、それを、ＳＴ
Ｃ有効ビットとともにコマンド・バッファ４１６に格納
し、またバッファ４１７に格納する。ＳＴＣビジーは、
そのユニット１５５がビジーであることを示すために論
理４０１によって次のサイクルの間に、！ｊ［４４０上
で立ち上げられることになる。ところで、バス４０６上
の２４ビツト実アドレスもまた、アドレス・レジスタ４
１７中ヘクロツクされる。
で、５ＴＣ１１５５はそのコマンドをアドレス／データ
・バス４０６（これはＳＴＣバス１５７の一部である）
のビット０−７上にクロックにより乗せ、それを、ＳＴ
Ｃ有効ビットとともにコマンド・バッファ４１６に格納
し、またバッファ４１７に格納する。ＳＴＣビジーは、
そのユニット１５５がビジーであることを示すために論
理４０１によって次のサイクルの間に、！ｊ［４４０上
で立ち上げられることになる。ところで、バス４０６上
の２４ビツト実アドレスもまた、アドレス・レジスタ４
１７中ヘクロツクされる。
ＦＩＦＯ４００が満杯でなく、コマンド中に指定されて
いる全データ転送長（６４バイトまで）を受け入れるこ
とができる（ＦＩＦ○オーバーフローなし〉限り、ＳＴ
Ｃデータ転送が論理４０１によって立ち上げられ、この
コマンドのｔ：めの全てのデータ転送が完了するまで各
サイクルでアクティブにとどまることになる。記憶時、
ＳＴＣデータ転送は、キャンセルが発行されていないこ
とが確認されるまで（ＳＴＣ有効後の２サイクルまで）
発行されない（そしてこれにより、そのコマンドはＦＩ
ＦＯにシストされない）。
いる全データ転送長（６４バイトまで）を受け入れるこ
とができる（ＦＩＦ○オーバーフローなし〉限り、ＳＴ
Ｃデータ転送が論理４０１によって立ち上げられ、この
コマンドのｔ：めの全てのデータ転送が完了するまで各
サイクルでアクティブにとどまることになる。記憶時、
ＳＴＣデータ転送は、キャンセルが発行されていないこ
とが確認されるまで（ＳＴＣ有効後の２サイクルまで）
発行されない（そしてこれにより、そのコマンドはＦＩ
ＦＯにシストされない）。
しかし、この期間、論理４０１はレジスタ４１７からレ
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４（７にシフトされる。さらに、ＦＩＦＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１６からデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＦＩＦ０６４ワード容量を超え
るなら（それはＦＩＦＯフラグによって示される）、全
てのＳＴＣデータ転送活動は、このオーバーフロー条件
が消滅するまで保留される。このことは、フラグ状況の
変化を引き起こすようにＦＩＦＯから十分なワードがシ
フトアウトされるや否や起こる。
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４（７にシフトされる。さらに、ＦＩＦＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１６からデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＦＩＦ０６４ワード容量を超え
るなら（それはＦＩＦＯフラグによって示される）、全
てのＳＴＣデータ転送活動は、このオーバーフロー条件
が消滅するまで保留される。このことは、フラグ状況の
変化を引き起こすようにＦＩＦＯから十分なワードがシ
フトアウトされるや否や起こる。
もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アドレスと組み合わされたコマンドが、ＦＩＦＯ
４００に格納される。アドレス・レジスタ４１７からの
その後の３２ビツト・データ・ブロックは、−旦最初の
記憶コマンドがＦＩＦＯにシフトされると、連続サイク
ルでレジスタ４４２を介してＦ Ｉ ＦＯ４００に格納
される。ゲート４２３は、バス３０上への１６ビツト転
送のため、下位１６ビツトを上位１６ビツト上へマルチ
プレクサするために使用される。
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アドレスと組み合わされたコマンドが、ＦＩＦＯ
４００に格納される。アドレス・レジスタ４１７からの
その後の３２ビツト・データ・ブロックは、−旦最初の
記憶コマンドがＦＩＦＯにシフトされると、連続サイク
ルでレジスタ４４２を介してＦ Ｉ ＦＯ４００に格納
される。ゲート４２３は、バス３０上への１６ビツト転
送のため、下位１６ビツトを上位１６ビツト上へマルチ
プレクサするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
ＦＩＦＯ人力及び出力は、異なるようにクロックされる
。データは、Ｓ／３７０クロツクによってＦＩＦＯ４０
０ヘシフトされ、−ｔ−ノ間５７８８クロックによって
シフトアウトされる。そのタイミングは、ＦＩＦＯが空
のときのＦＩＦＯの最悪の場合のフォールスルー時間（
６０ｎｓ）に対処するようにセットされる。Ｐ Ｉ Ｆ
、 Ｏコマンドは、第３５図に示されており、ここで、 ５＝（１＝記憶、２＝フエツチ） Ｃ／Ａ＝（１＝コマンド／アドレス、０＝データ） ｐ ｏ ｉ、 ＝バイト０，１偶パリティＰ２３＝バイ
ト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ ０ＶＦＬ＝奇数アドレス配置のための１６ワ
ード転送超過追加的な３２ビツト・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ＝重み付けされたバイト転
送カウント Ｔ Ｒ，Ｌ １．０＝「後端」ワード中の有効バイトの
エンコード（最後の３２ビツト転送）ＦＩＦＯ４００の
人出力の両側上のブロック４０１における個々のシーケ
ンサが、ＦＩＦＯから出入する転送を追跡する。出力シ
ーケンサは、実際に、現在のフェッチまたは記憶コマン
ドのために保留であるバス３０データ転送の数を追跡す
る。コマンド・ワードが一旦ＦＩＦＯ出力に到達すると
、Ｃ／Ａビッビッ１が論理４０１でデコードされ、以前
のコマンドが未了で保留状態にない限り、Ｆ Ｉ ＦＯ
４００からのＳ／３７０実アドレスが論理４２２及び４
２３を介してベース・レジスタ４０４と組み合わされ、
それは次に、転送カウントが出力シーケンサにロードさ
れている間に、アドレス・バッファ４２０中に開始「物
理」アドレスとしてロードされる。また、調停論理４０
８が調停を開始するようにセットされる。
。データは、Ｓ／３７０クロツクによってＦＩＦＯ４０
０ヘシフトされ、−ｔ−ノ間５７８８クロックによって
シフトアウトされる。そのタイミングは、ＦＩＦＯが空
のときのＦＩＦＯの最悪の場合のフォールスルー時間（
６０ｎｓ）に対処するようにセットされる。Ｐ Ｉ Ｆ
、 Ｏコマンドは、第３５図に示されており、ここで、 ５＝（１＝記憶、２＝フエツチ） Ｃ／Ａ＝（１＝コマンド／アドレス、０＝データ） ｐ ｏ ｉ、 ＝バイト０，１偶パリティＰ２３＝バイ
ト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３） ６４Ｂ ０ＶＦＬ＝奇数アドレス配置のための１６ワ
ード転送超過追加的な３２ビツト・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ＝重み付けされたバイト転
送カウント Ｔ Ｒ，Ｌ １．０＝「後端」ワード中の有効バイトの
エンコード（最後の３２ビツト転送）ＦＩＦＯ４００の
人出力の両側上のブロック４０１における個々のシーケ
ンサが、ＦＩＦＯから出入する転送を追跡する。出力シ
ーケンサは、実際に、現在のフェッチまたは記憶コマン
ドのために保留であるバス３０データ転送の数を追跡す
る。コマンド・ワードが一旦ＦＩＦＯ出力に到達すると
、Ｃ／Ａビッビッ１が論理４０１でデコードされ、以前
のコマンドが未了で保留状態にない限り、Ｆ Ｉ ＦＯ
４００からのＳ／３７０実アドレスが論理４２２及び４
２３を介してベース・レジスタ４０４と組み合わされ、
それは次に、転送カウントが出力シーケンサにロードさ
れている間に、アドレス・バッファ４２０中に開始「物
理」アドレスとしてロードされる。また、調停論理４０
８が調停を開始するようにセットされる。
論理４０８中のサイクル制御論理は、フェッチと記憶の
両方の動作につき、全てのアクティブ５ＴＣ１１５５バ
ス・フェーズを追跡することになる。バス３０状況線（
すなわち、バス・ビジーバス・エラー）とともに、この
論理は、通常のバス３０フ工−ズ動作を処理し、またキ
ャンセルされるサイクル決定またはデータ・フェーズを
もたらすエラー条件を処理するために、５ＴＣＩ １５
Ｓ内で使用される。
両方の動作につき、全てのアクティブ５ＴＣ１１５５バ
ス・フェーズを追跡することになる。バス３０状況線（
すなわち、バス・ビジーバス・エラー）とともに、この
論理は、通常のバス３０フ工−ズ動作を処理し、またキ
ャンセルされるサイクル決定またはデータ・フェーズを
もたらすエラー条件を処理するために、５ＴＣＩ １５
Ｓ内で使用される。
物理アドレスはまず、論理４２２でＦＩＦＯ４００から
のＳ／３７０２４ビツト実アドレスの上位４ビツトをレ
ジスタ４０５中のＳ／３７０記憶サイズ値と比較するこ
とによって形成される。もしＳ／３７０アドレス・ビッ
トがＳ／３７０プロセツサ８５のために割当てられたサ
イズ領域を超えないなら、その上位４ビツトは次に論理
４２３によってレジスタ４０４中のＳ／３７０記憶ベー
ス値に加えられ、バッファ４２０中の下位ビット１９−
１に連結されて、Ｓ／３７０領域１６２への開始Ｓ／８
８アドレスとして使用される物理的２７ビツト・ワード
・アドレスとなる。さもなければ、ソフト・プログラム
・チエツクが報告される。何らかの６４バイト・アドレ
ス境界交差は、開始アドレスへの巻返しをもたらすこと
になる。
のＳ／３７０２４ビツト実アドレスの上位４ビツトをレ
ジスタ４０５中のＳ／３７０記憶サイズ値と比較するこ
とによって形成される。もしＳ／３７０アドレス・ビッ
トがＳ／３７０プロセツサ８５のために割当てられたサ
イズ領域を超えないなら、その上位４ビツトは次に論理
４２３によってレジスタ４０４中のＳ／３７０記憶ベー
ス値に加えられ、バッファ４２０中の下位ビット１９−
１に連結されて、Ｓ／３７０領域１６２への開始Ｓ／８
８アドレスとして使用される物理的２７ビツト・ワード
・アドレスとなる。さもなければ、ソフト・プログラム
・チエツクが報告される。何らかの６４バイト・アドレ
ス境界交差は、開始アドレスへの巻返しをもたらすこと
になる。
アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する間に、論理４０８を介してのバス調停許
可に基づき記憶サイクルを開始する。適当な５７８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂバスに対して印加するため
にレジスタ４４３に配置される。
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する間に、論理４０８を介してのバス調停許
可に基づき記憶サイクルを開始する。適当な５７８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂバスに対して印加するため
にレジスタ４４３に配置される。
出力シーケンサは、通常、各許可毎に、バス３０に対す
る３２ビツト転送の場合１だけ、６４ピツト転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。
る３２ビツト転送の場合１だけ、６４ピツト転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。
サイクル決定フェーズと重なるサイクル応答フェーズの
間のバス・ビジーまたはバス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
っき２だけインクリメントされることになる。
間のバス・ビジーまたはバス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
っき２だけインクリメントされることになる。
同時に、アドレスＵ／Ｄカウンタ４２１が、キャンセル
された３２ビツト転送の場合１だけ、６４ビツト転送の
場合（フェッチのみ）２だけデクリメントされる。
された３２ビツト転送の場合１だけ、６４ビツト転送の
場合（フェッチのみ）２だけデクリメントされる。
データ・アウト・レジスタ４２５は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のバス・エラー（ＡまたはＢバス）のた
めにデータを再駆動する必要がある場合に必要である。
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のバス・エラー（ＡまたはＢバス）のた
めにデータを再駆動する必要がある場合に必要である。
この場合、（高位アドレスまでの）後のデータは、その
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでバス・エラーに関連する以前のサイクル・
データよりも前に受け入れ記憶１６．１８に格納するこ
とができる（記憶とは異なり、フェッチされたデータは
、シーケンスから外れて受けてることはできない）。と
ころで、バス調停論理４０８は、全ての転送が開始され
バス３ｏ上に受け入れられるまでサイクルを求めて連続
的に調停する。バス３０及び記憶１６．１８に対する調
停とデータ転送は、上記（Ｂ）章で説明したのと同様で
ある。
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでバス・エラーに関連する以前のサイクル・
データよりも前に受け入れ記憶１６．１８に格納するこ
とができる（記憶とは異なり、フェッチされたデータは
、シーケンスから外れて受けてることはできない）。と
ころで、バス調停論理４０８は、全ての転送が開始され
バス３ｏ上に受け入れられるまでサイクルを求めて連続
的に調停する。バス３０及び記憶１６．１８に対する調
停とデータ転送は、上記（Ｂ）章で説明したのと同様で
ある。
最後に、このＦＩＦＯデザインは、ビジーになる前に６
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受け入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性能が相当に改
善される。
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受け入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性能が相当に改
善される。
さて、５ＴＣＩ １５５がＳＴＣＩ対１５５，１５５ａ
の「駆動側」であり、５ＴＣ１１６６ａが「エラー・チ
エツク側」であると仮定する。それゆえ、第３２Ｂ図に
示すように、５ＴＣ１１５５のみがバス構造３０上に信
号（制御、アドレス、データ）を駆動する。信号がバス
Ａ及びＢの両方に意図されている場合、５ＴＣ１１５５
駆動線は（第３２Ｂ図には示さないトランジ−バエ３を
通じて）Ｌ＞両方のバスに結合されるものとして示され
る。５ＴＣＩ Ｉ Ｓ５ａにおいては、対応する線は、
バス構造３０には結合されず、端に比較論理４０２ａ乃
至ｇに結合される。
の「駆動側」であり、５ＴＣ１１６６ａが「エラー・チ
エツク側」であると仮定する。それゆえ、第３２Ｂ図に
示すように、５ＴＣ１１５５のみがバス構造３０上に信
号（制御、アドレス、データ）を駆動する。信号がバス
Ａ及びＢの両方に意図されている場合、５ＴＣ１１５５
駆動線は（第３２Ｂ図には示さないトランジ−バエ３を
通じて）Ｌ＞両方のバスに結合されるものとして示され
る。５ＴＣＩ Ｉ Ｓ５ａにおいては、対応する線は、
バス構造３０には結合されず、端に比較論理４０２ａ乃
至ｇに結合される。
比較論理４０２ｇは、バッファ４２０からのアドレス・
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５５ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、バス
・エラーＡ及びＢ線に対してエラー信号を印加する。
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５５ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、バス
・エラーＡ及びＢ線に対してエラー信号を印加する。
論理４０２ｅは、データ・アウト・レジスタ４２Ｓから
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、バス・エラーＡ及
びＢＩ！に対して不一致信号を印加する。論理４０２ｄ
は、ＦＩＦＯ論理４０１からのビットを５ＴＣＩ １５
５ａからの対応するビットと比較する。ＡＮＤゲート４
４６は、ＳＴＣビジー信号が１ｉ１４４０上でアクティ
ブである間にＳＴＣ有効信号が立ち上げられたなら、論
理４０３に対してエラー信号を与える。
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、バス・エラーＡ及
びＢＩ！に対して不一致信号を印加する。論理４０２ｄ
は、ＦＩＦＯ論理４０１からのビットを５ＴＣＩ １５
５ａからの対応するビットと比較する。ＡＮＤゲート４
４６は、ＳＴＣビジー信号が１ｉ１４４０上でアクティ
ブである間にＳＴＣ有効信号が立ち上げられたなら、論
理４０３に対してエラー信号を与える。
（Ｅ）データ・フェッチ動作
フェッチ・コマンドは、上述のレジスタ４１６．４１７
．４４２？：Ｆ Ｉ ＦＯ４００を３Ｍｅ４゜記憶コマ
ンドと同一の経路に従う。１つの相違点は、バス３０を
介して記憶１６２からレジスタ４２８または４２９にデ
ータが受領されたことが知られるまで、ＳＴＣデータ転
送信号がＳＴＣバス論理４０８上で立ち上げられない、
ということである。フェッチ・コマンド及びＳＴＣ有効
コマンドが受領されてレジスタ４１６に格納される。そ
のコマンドと内部記憶アドレスは、レジスタ４１７に格
納される。ＳＴＣビジーが除去されるまでキャッシュ・
コントローラ１５３が別のコマンドを送るのを防ぐため
に、次のＳＴＣバス・サイクルの間にＳＴＣビジー信号
を発行する。
．４４２？：Ｆ Ｉ ＦＯ４００を３Ｍｅ４゜記憶コマ
ンドと同一の経路に従う。１つの相違点は、バス３０を
介して記憶１６２からレジスタ４２８または４２９にデ
ータが受領されたことが知られるまで、ＳＴＣデータ転
送信号がＳＴＣバス論理４０８上で立ち上げられない、
ということである。フェッチ・コマンド及びＳＴＣ有効
コマンドが受領されてレジスタ４１６に格納される。そ
のコマンドと内部記憶アドレスは、レジスタ４１７に格
納される。ＳＴＣビジーが除去されるまでキャッシュ・
コントローラ１５３が別のコマンドを送るのを防ぐため
に、次のＳＴＣバス・サイクルの間にＳＴＣビジー信号
を発行する。
次に、フェッチ・コマンドが受領された時、キャッシュ
・コントローラ１６３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、ＦＩＦ○４００中のどれか
及び全ての記憶コマンドが実行されるまで維持されなく
てはならず、次にフェッチ・コマンドが実行される。５
ＴＣ１１５５に対する次のコマンドの転送を許容するた
めにＳＴＣビジーを除去することができるのはようやく
それからである。
・コントローラ１６３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、ＦＩＦ○４００中のどれか
及び全ての記憶コマンドが実行されるまで維持されなく
てはならず、次にフェッチ・コマンドが実行される。５
ＴＣ１１５５に対する次のコマンドの転送を許容するた
めにＳＴＣビジーを除去することができるのはようやく
それからである。
レジスタ４１Ｇ、４１７にコマンドを記憶することに続
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＦＩＦ０４００に転送される
。
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＦＩＦ０４００に転送される
。
Ｓ／３７０フエツチ・コマンドがＰＩＦＯ４００の最後
の段に受領された （そして、上述のように出力レディ
が高レベルになった）時、Ｃ／Ａ及び他のコマンド・ビ
ットが論理４０１でデコードされる。調停サイクル要求
が許可された時、デコードされたＳ／３７０コマンド・
ビットに対応する５７８８機能コードが、バス構造３０
に対する印加のためレジスタ４４３に配置される。
の段に受領された （そして、上述のように出力レディ
が高レベルになった）時、Ｃ／Ａ及び他のコマンド・ビ
ットが論理４０１でデコードされる。調停サイクル要求
が許可された時、デコードされたＳ／３７０コマンド・
ビットに対応する５７８８機能コードが、バス構造３０
に対する印加のためレジスタ４４３に配置される。
許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にバス
・ビジーまたはバス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰｌＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中の適当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
バス３０サイクルの後半の開始により、レジスタ４２８
，４２９中にそれぞれラッチされる。
答フェーズに続いて、サイクル応答フェーズの間にバス
・ビジーまたはバス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰｌＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中の適当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
バス３０サイクルの後半の開始により、レジスタ４２８
，４２９中にそれぞれラッチされる。
服従前モードまたは服従Ａモードがアクティブであると
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のバス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
仮定すると、データは次のＳ／８８クロツク・サイクル
（次のバス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
パリティ発生器４３１は、バッファ４３０に、記憶され
ているデータ・ワードに奇パリティを追加する。これら
のデータ及びパリティ・ビットは、受領されたＵＤＳ、
ＬＤＳ、及びＤＰビビッとともに、バス４３５及び４３
６を介して論理４０２Ｃに印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣＩ １５５ａ中で発生
された対応ビットと比較する。バッファ４３０はここで
、第１のデータ・ワードとパリティとを、ＳＴＣバス１
５７のバス４０６を介してキャッシュ・コントローラ１
５３に転送するために次のＳＴＣパス・サイクルの間に
駆動すべきバッファ４３２上にゲートする。バッファ４
３２は、Ｓ／８８クロツクの活動化の後同期化されるＳ
／３７０クロツクによって刻時される。Ｓ／８８とＳ／
３７０の両方のクロックに対して同一の６２．６ｎｓ周
期が決定されているので、このことは、バス３０からＳ
ＴＣバスへの連続的な読取のパイプライン化を可能なら
しめる。こうして、好適な実施例では、２つのＳＴＣ■
１５５サイクルが１２５ｎｓの各バス３０サイクルの間
に実行される。
ているデータ・ワードに奇パリティを追加する。これら
のデータ及びパリティ・ビットは、受領されたＵＤＳ、
ＬＤＳ、及びＤＰビビッとともに、バス４３５及び４３
６を介して論理４０２Ｃに印加される。論理４０２Ｃは
、これらのビットを、対の５ＴＣＩ １５５ａ中で発生
された対応ビットと比較する。バッファ４３０はここで
、第１のデータ・ワードとパリティとを、ＳＴＣバス１
５７のバス４０６を介してキャッシュ・コントローラ１
５３に転送するために次のＳＴＣパス・サイクルの間に
駆動すべきバッファ４３２上にゲートする。バッファ４
３２は、Ｓ／８８クロツクの活動化の後同期化されるＳ
／３７０クロツクによって刻時される。Ｓ／８８とＳ／
３７０の両方のクロックに対して同一の６２．６ｎｓ周
期が決定されているので、このことは、バス３０からＳ
ＴＣバスへの連続的な読取のパイプライン化を可能なら
しめる。こうして、好適な実施例では、２つのＳＴＣ■
１５５サイクルが１２５ｎｓの各バス３０サイクルの間
に実行される。
５ＴＣ１１６５に対する順次的な許可を仮定すると、第
２のデータ・フェーズが上述の第１のデータ・フェーズ
に続くことになる（バス・エラーがないものとする）。
２のデータ・フェーズが上述の第１のデータ・フェーズ
に続くことになる（バス・エラーがないものとする）。
６４ビツト・データ転送を想定すると、データはこのと
き、バッファ４２８（服従Ｂモードの場合バッファ４２
９）からバッファ４３０へとクロックされるデータと同
時にレジスタ４２８及び４２９へとクロックされること
になる。よって、好適な実施例においてパイプラインさ
れたデータ・フローを維持するために、連続的な６４ビ
ツト転送がどのようにして利用され得るかが理解されよ
う。
き、バッファ４２８（服従Ｂモードの場合バッファ４２
９）からバッファ４３０へとクロックされるデータと同
時にレジスタ４２８及び４２９へとクロックされること
になる。よって、好適な実施例においてパイプラインさ
れたデータ・フローを維持するために、連続的な６４ビ
ツト転送がどのようにして利用され得るかが理解されよ
う。
データ・フェーズの間に高速ＦＣＣエラーまたはデータ
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・バス４０６上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、ＳＴＣｌ５
ＢＩ論理によってバス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちバス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣバスバスデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢバス上の駆動バス・エラーは
、「真のＪバス・エラーに対するＦＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・バス３
０上の全てのコントローラに沿うバス服従論理中に変化
を引き起こさないようにする。
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・バス４０６上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢバスの両方で、ＳＴＣｌ５
ＢＩ論理によってバス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちバス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣバスバスデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢバス上の駆動バス・エラーは
、「真のＪバス・エラーに対するＦＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・バス３
０上の全てのコントローラに沿うバス服従論理中に変化
を引き起こさないようにする。
同様に、バス４３５，４３６を介する入来データとチエ
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・バス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・バス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
このことは、ボード１０１上でトランシーバ１３の問題
をより迅速に識別することを支援し、もし不一致が存在
し、バス・エラーが次のバス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４゜２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの両方
でバス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
をより迅速に識別することを支援し、もし不一致が存在
し、バス・エラーが次のバス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４゜２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの両方
でバス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
記憶の場合とは異なり、フェッチの場合、そのユニット
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前取て
存在する全てのコマンド及び現在のフェッチが実行され
なくてはならない。
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前取て
存在する全てのコマンド及び現在のフェッチが実行され
なくてはならない。
キャッシュ・コントローラ１５３は、別の記憶コマンド
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
回層な読取／書込サイクル・タイプの定裟が第３６Ａ乃
至り図に示されており、そこでは、ＵＵ＝上位ワードの
上位バイト ＬＩＭ＝中間ワードの上位バイト Ｌ Ｍ、 ＝中間ワードの下位バイト ＬＬ＝下位ワードの下位バイト ＭＥＭｌ、６＝１６ビツト・メモリ・サイクルＭ、 Ｅ
Ｍ ３２ ＝ ３２ビツト・メモリ・サイクルＭ Ｅ
Ｍ、 ６４ ＝ ６４ビツト・メモリ・サイクルＬＷ
＝長ワード（３２ビツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ＝下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので回
層ではない。８４ｘ３６ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分である。３２
ビツト書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各ｓ／８８メモ
リ・ボード「葉体」は３２ビツト長（６４ビツトに８Ｅ
ＣＣビツトを追加したもの〉であるので、各葉体は、−
旦書込に関してアクセスされると、３つの追加的（１２
５ｎｓ）サイクルの間ビジーにとどまる。このことは、
連続的な書込において、５サイクル（６２５ｎｓ）毎に
一度だけしが同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビツト書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビツト境界内の連続的転送が５サイクル（６
２５ｎｓ）毎よりも速く発行することができず、一方、
異なる６４ビツト境界上の連続的転送は（調停に勝つと
仮定すると）、順次的な１２５ｎｓサイクルで発行する
ことができることを意味する。
至り図に示されており、そこでは、ＵＵ＝上位ワードの
上位バイト ＬＩＭ＝中間ワードの上位バイト Ｌ Ｍ、 ＝中間ワードの下位バイト ＬＬ＝下位ワードの下位バイト ＭＥＭｌ、６＝１６ビツト・メモリ・サイクルＭ、 Ｅ
Ｍ ３２ ＝ ３２ビツト・メモリ・サイクルＭ Ｅ
Ｍ、 ６４ ＝ ６４ビツト・メモリ・サイクルＬＷ
＝長ワード（３２ビツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ＝下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので回
層ではない。８４ｘ３６ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分である。３２
ビツト書込しか使用しないことによる性能上の制約とし
て、インターリーブされた記憶１６中の各ｓ／８８メモ
リ・ボード「葉体」は３２ビツト長（６４ビツトに８Ｅ
ＣＣビツトを追加したもの〉であるので、各葉体は、−
旦書込に関してアクセスされると、３つの追加的（１２
５ｎｓ）サイクルの間ビジーにとどまる。このことは、
連続的な書込において、５サイクル（６２５ｎｓ）毎に
一度だけしが同一の葉体にアクセスすることができない
ことを意味する。全てのＳ／３７０の３２ビツト書込は
連続的アドレスに対して決定されるので、このことは、
同一の６４ビツト境界内の連続的転送が５サイクル（６
２５ｎｓ）毎よりも速く発行することができず、一方、
異なる６４ビツト境界上の連続的転送は（調停に勝つと
仮定すると）、順次的な１２５ｎｓサイクルで発行する
ことができることを意味する。
６４ビツト読取サイクルはサポートされ、この場合、連
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。８３２ビツトは、６２．５ｎｓ毎に６４
ビツト読取についてバス３０から受け取ることができる
ので（例えば、１２５ｎｓのバス・サイクル毎に２回）
、ＳＴＣバス及びバス３０の時間は、受領された後シス
テム・バス３０からＳＴＣバス１５７ヘデータをパイプ
ラインさせることができるように一致している。サイク
ルを適切に同期化し、各データ・バイトのパリティ発生
を可能ならしめるために、レジスタ４２８及び４２９に
よりバッファの２つの追加のレベル（バッファ４３０Ｍ
［４３２）が使用される。
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。８３２ビツトは、６２．５ｎｓ毎に６４
ビツト読取についてバス３０から受け取ることができる
ので（例えば、１２５ｎｓのバス・サイクル毎に２回）
、ＳＴＣバス及びバス３０の時間は、受領された後シス
テム・バス３０からＳＴＣバス１５７ヘデータをパイプ
ラインさせることができるように一致している。サイク
ルを適切に同期化し、各データ・バイトのパリティ発生
を可能ならしめるために、レジスタ４２８及び４２９に
よりバッファの２つの追加のレベル（バッファ４３０Ｍ
［４３２）が使用される。
各２７ビツト・アドレス及び４ビット機能コードは、バ
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２Ｓｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２Ｓｎ
ｓＩｉ内の６４ビツト読取転送をも許容する。オプショ
ンとして、５ＴＣ１１５５中の連続的６４ビツト書込転
送をサポートするために、追加的ハードウェアを使用す
ることができる。
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２Ｓｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２Ｓｎ
ｓＩｉ内の６４ビツト読取転送をも許容する。オプショ
ンとして、５ＴＣ１１５５中の連続的６４ビツト書込転
送をサポートするために、追加的ハードウェアを使用す
ることができる。
ＥＬＳ、Ｓ／３７０ Ｉ１０サポート（第３７図）
第３７図は、Ｓ／３７０ Ｉ１０機能をサポートする
ために使用することができるＳ／８８ハードウエア及び
アプリケーション・コードの概要を図式的に示す図であ
る。ハードウェア装置は、６０１．６０２．６１５乃至
６１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２○、６２２及び６２６である。
ために使用することができるＳ／８８ハードウエア及び
アプリケーション・コードの概要を図式的に示す図であ
る。ハードウェア装置は、６０１．６０２．６１５乃至
６１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２○、６２２及び６２６である。
次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。
ブロック６０３は、Ｓ／３７０マイクロプロセツサで走
るマイクロコードである。それはＳ／３７０ＣＰＵ機能
をサポートする。ブロック６０３とブロック６０６の間
のプロトコルは、それらの間で互いにＳ／３７０ Ｉ
１０１０○開始及びその完了と、Ｓ／３７０ Ｉ１０
装置及びチャネル状況情報に関連して要求及び応答を通
信することを可能ならしめる。そのプロトコルはまた、
ブロック６０６が、ブロック６０３に特定のＳ／３７０
ＣＰＵ機能を実行するように要求することを可能ならし
める。ブロック６０５はＳ ／ ３７０ Ｍｅ憶であり
、それはブロック６０３とブロック６０６の両方に直接
アクセス可能である。ブロック６０６は、Ｓ／８８デー
タ・ファイルであるブロック６０２に含まれているデー
タを介して適切なＳ／３７０構成を実行する。
るマイクロコードである。それはＳ／３７０ＣＰＵ機能
をサポートする。ブロック６０３とブロック６０６の間
のプロトコルは、それらの間で互いにＳ／３７０ Ｉ
１０１０○開始及びその完了と、Ｓ／３７０ Ｉ１０
装置及びチャネル状況情報に関連して要求及び応答を通
信することを可能ならしめる。そのプロトコルはまた、
ブロック６０６が、ブロック６０３に特定のＳ／３７０
ＣＰＵ機能を実行するように要求することを可能ならし
める。ブロック６０５はＳ ／ ３７０ Ｍｅ憶であり
、それはブロック６０３とブロック６０６の両方に直接
アクセス可能である。ブロック６０６は、Ｓ／８８デー
タ・ファイルであるブロック６０２に含まれているデー
タを介して適切なＳ／３７０構成を実行する。
ブロック６０４は、Ｓ／８８端末装置を通じてＳ／３７
０オペレータのパネルを与える別個の動作タスクである
。このタスクは、Ｓ／３７０処理の論理機能を妨害する
ことなく任意の時点で開始または停止することができる
。ブロック６０７は、ＥＸＥＣ３７０の一部であッテ、
Ｓ／３７０処理とブロック６０４の間のインターフェー
ス・エミュレーション機能を提供する。
０オペレータのパネルを与える別個の動作タスクである
。このタスクは、Ｓ／３７０処理の論理機能を妨害する
ことなく任意の時点で開始または停止することができる
。ブロック６０７は、ＥＸＥＣ３７０の一部であッテ、
Ｓ／３７０処理とブロック６０４の間のインターフェー
ス・エミュレーション機能を提供する。
ブロック６０１は、特にＢｃＵｌ ５６を含ムｓ／３７
０のデバッグの目的のため書かれたＳ／３７０オブジエ
クト・コードを含む５７８８データ「パッチ°ファイル
」のセットである。ブロック６０４によって与えられ、
これらの「バッチ・ファイル」のうちの１つのブロック
６０５を選択しそれへのロードを行うデバッグ・パネル
が存在する。
０のデバッグの目的のため書かれたＳ／３７０オブジエ
クト・コードを含む５７８８データ「パッチ°ファイル
」のセットである。ブロック６０４によって与えられ、
これらの「バッチ・ファイル」のうちの１つのブロック
６０５を選択しそれへのロードを行うデバッグ・パネル
が存在する。
ブロック６０８−１は、Ｓ／３７０チヤネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック８０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ１
０割り込み情報の報告と、適正な制御ユニット・コード
・エミュレータの選択を実行する。２つ以上のＳ／３７
０チヤネル（例えば６０８−２）が存在するけれども、
同一のコードが使用される。
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック８０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０ Ｉ１
０割り込み情報の報告と、適正な制御ユニット・コード
・エミュレータの選択を実行する。２つ以上のＳ／３７
０チヤネル（例えば６０８−２）が存在するけれども、
同一のコードが使用される。
ブロック６０９−１は、Ｓ／３７０制御ユニツトエミユ
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
Ｓ／３７０コントロ一ラ機能は、ブロック６０９−１と
、ブロック６１０乃至６１４の間で区画されている。ブ
ロック６０９−１の主要な目的はアドレス分ａｉ機能で
あるが、別の制御ユニット特定機能もブロック６Ｏ９−
１に存在していてもよい。それゆえ、このタイプのブロ
ック（例えばブロック６０９−２）は２つ以上、すなわ
ｔ５ＤＡＳＤコントローラ・エミュレータ、通信コント
ローラ・エミュレータなどが存在するが、サポートされ
ているそれらのＳ／３７０制御ユニツトと一対一対応が
存在する訳ではない。
、ブロック６１０乃至６１４の間で区画されている。ブ
ロック６０９−１の主要な目的はアドレス分ａｉ機能で
あるが、別の制御ユニット特定機能もブロック６Ｏ９−
１に存在していてもよい。それゆえ、このタイプのブロ
ック（例えばブロック６０９−２）は２つ以上、すなわ
ｔ５ＤＡＳＤコントローラ・エミュレータ、通信コント
ローラ・エミュレータなどが存在するが、サポートされ
ているそれらのＳ／３７０制御ユニツトと一対一対応が
存在する訳ではない。
ブロック６１０は、Ｓ／３７０コンソールをエミュレー
トするために必要なコードをあられす。
トするために必要なコードをあられす。
ブロック６１１は、Ｓ／３７０ｉ末をエミュレートする
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレートするために必要な、コー
トをあられす。これは、標準ＶＭリーグの後でパターン
化される仮想人力装置である。これは、典型的にはテー
プまたはディスケットである別のソースから発生された
順次ファイルに入力に対処する。
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレートするために必要な、コー
トをあられす。これは、標準ＶＭリーグの後でパターン
化される仮想人力装置である。これは、典型的にはテー
プまたはディスケットである別のソースから発生された
順次ファイルに入力に対処する。
ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあられす。
するために必要なコードをあられす。
実際の５７８８プリンタを駆動することもでき、あるい
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの異なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの異なるコードのセットによってサポートされてい
る。
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの異なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの異なるコードのセットによってサポートされてい
る。
ブロック６１５は、典型的にはＳ／８８コンソール出力
装置である、Ｓ／８８！末をあられす。Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見えることになるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの両
方を表示する。
装置である、Ｓ／８８！末をあられす。Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見えることになるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの両
方を表示する。
ブロック６１Ｇは、Ｓ／８８１末をあられす。
ブロック６１７は、５７８８デイスク上の順次データ・
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上の５７８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、５７８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム／
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上の５７８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、５７８８デイスク上の
Ｓ／８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム／
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれるようにブロック６１７中へとフォーマッ
トするコードである。ブロック６２１は、Ｓ／３７０で
書かれたテープを取り付けられてなるＳ／８８テープ・
ドライブをあられす。
ブロック６２２は、パーソナル・コンピュータからＳ／
８８に人力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
にブロック６１７にフォーマットするコードである。
８８に人力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
にブロック６１７にフォーマットするコードである。
ブロック６２３は、Ｓ／８８及びＳ／３７０との間でデ
ータを送受信するように構成されたパーソナル・コンピ
ュータで島る。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあらゎす。ブロック６２６は、５７８８フアイルを
エミュレ−トされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のも
のにフォーマットするＳ／８８の個別に走るタスクであ
る。
ータを送受信するように構成されたパーソナル・コンピ
ュータで島る。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあらゎす。ブロック６２６は、５７８８フアイルを
エミュレ−トされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のも
のにフォーマットするＳ／８８の個別に走るタスクであ
る。
Ｅ１７．Ｓ／３７０ Ｉ１０１００ファームウェアの概
要 システム／３７０ Ｉｌｏの簡略化された概要を説明
する。Ｓ／３７０アーキテクチヤは、いくつかのタイプ
のＩ／Ｏ命令と、プログラムがテスト可能な条件コード
（ｃＣ）スキームと、プログラム割り込み機構を提供す
る。概念的には、Ｉ／Ｏ命令は「Ｉ／Ｏチャネル」に向
けられ、これは別のＣＰＵ処理と並列的にＩ１０１００
作業を指令及びＦｔｉｉ御し、Ｉ１０命令が（条件コー
ドを介して）実行するとき、またはＩ１０１００（プロ
グラム割り込みにより）完了されたとき、ＣＰＵに対し
て状況を報告する。
要 システム／３７０ Ｉｌｏの簡略化された概要を説明
する。Ｓ／３７０アーキテクチヤは、いくつかのタイプ
のＩ／Ｏ命令と、プログラムがテスト可能な条件コード
（ｃＣ）スキームと、プログラム割り込み機構を提供す
る。概念的には、Ｉ／Ｏ命令は「Ｉ／Ｏチャネル」に向
けられ、これは別のＣＰＵ処理と並列的にＩ１０１００
作業を指令及びＦｔｉｉ御し、Ｉ１０命令が（条件コー
ドを介して）実行するとき、またはＩ１０１００（プロ
グラム割り込みにより）完了されたとき、ＣＰＵに対し
て状況を報告する。
Ｓ／３７０命令と、条件コードと、割り込みと、Ｉ１０
装置（ＤＡＳＤ、テープ、端末など）は、緊密に設計さ
れている。しかし、Ｉ／Ｏチャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
装置（ＤＡＳＤ、テープ、端末など）は、緊密に設計さ
れている。しかし、Ｉ／Ｏチャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
フォールト・トレラント・システム／３７０の全体の概
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）・と、Ｓ／８８Ｃ
ＰＵとオペレーティング・システムのタイムスライスか
らなる「疑似Ｉ１０チャネル」に、Ｓ／３７０ Ｉ１
０装置エミュレーションと、システム複合体の全体的制
御の両方を与える特殊ファームウェアとアプリケーショ
ン・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
トートレラントＣＰＵ、Ｏ５、Ｉ１０装置、電源／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰＵは、
ハードウェア冗長性及び追加された比較論理を通じてフ
ォールト・トレラントになされる。
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）・と、Ｓ／８８Ｃ
ＰＵとオペレーティング・システムのタイムスライスか
らなる「疑似Ｉ１０チャネル」に、Ｓ／３７０ Ｉ１
０装置エミュレーションと、システム複合体の全体的制
御の両方を与える特殊ファームウェアとアプリケーショ
ン・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
トートレラントＣＰＵ、Ｏ５、Ｉ１０装置、電源／パッ
ケージ、バス及びメモリを与え、Ｓ／３７０ＣＰＵは、
ハードウェア冗長性及び追加された比較論理を通じてフ
ォールト・トレラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループに分けられる。
ード）は、次の２つのグループに分けられる。
ａ、Ｓ／８８プロセツサ上で走るＳ／８８ＢＣＵ７７−
Ｌウニ７ （ＥＴ Ｉ Ｏ）−コｔＬハ、ＢＣＵ／ＤＭ
ＡＣハードウェア、ＤＭＡＣ割り込みサービス、及び状
況とエラー処理の初期化及び制御のためのサービス・ル
ーチンである。
Ｌウニ７ （ＥＴ Ｉ Ｏ）−コｔＬハ、ＢＣＵ／ＤＭ
ＡＣハードウェア、ＤＭＡＣ割り込みサービス、及び状
況とエラー処理の初期化及び制御のためのサービス・ル
ーチンである。
ｂ、Ｓ／３７０ （プロセッサ８５）マイクロコード−
これは、Ｉ１０命令、Ｉ１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止なとのいくつかの特殊処理
である。
これは、Ｉ１０命令、Ｉ１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止なとのいくつかの特殊処理
である。
さまざまなファームウェア動作の文脈を理解するための
補助として、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
補助として、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
この例の場合、初期化は既に完了しており、Ｓ／３７０
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０１００進行中でないと仮定して第４３図及び第１
９ＡないしＣ図を参照する。
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０１００進行中でないと仮定して第４３図及び第１
９ＡないしＣ図を参照する。
ＰＥ６２とＢＣＵ１５６の要素の間のデータ／コマンド
転送のおのおのは、第２０図に関連して説明される「切
り放し」機構を使用して実行される。第４３図のフロー
チャートは、この典型的な開始Ｉ１０動作を図式的に示
している。
転送のおのおのは、第２０図に関連して説明される「切
り放し」機構を使用して実行される。第４３図のフロー
チャートは、この典型的な開始Ｉ１０動作を図式的に示
している。
Ａ、Ｓ／３７０プロセツサ８５が開始Ｉ／Ｏ命令に遭遇
する（チップセット１．５０中の全てのＩ１０命令は、
好適な実施例ではマイクロコード化されている）。
する（チップセット１．５０中の全てのＩ１０命令は、
好適な実施例ではマイクロコード化されている）。
Ｂ、ＳＩＯのためのカスタム−ファームウェアが呼び出
される。それはいくつがのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１５６に対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
される。それはいくつがのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１５６に対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
Ｃ，ＢＣＵハードウェアがその要求を検出し、Ｓ／３７
０ ＩＯＡ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
０ ＩＯＡ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
Ｄ、Ｓ／３７０プロセツサ８５においては、ＳＩＯ命令
を終了させ次の順次的命令で処理を続けるためにＳＩＯ
ファームウェアが解放される。
を終了させ次の順次的命令で処理を続けるためにＳＩＯ
ファームウェアが解放される。
Ｅ、事象Ｃの結果として、事ＡＤと同時に、Ｓ／３７０
ハードウエアがバス１７０を介して、アダプタ１６４中
のＢＣＵＣンターフェース・バッファ２５９に１６バイ
トのメイルボックス・データを転送する。
ハードウエアがバス１７０を介して、アダプタ１６４中
のＢＣＵＣンターフェース・バッファ２５９に１６バイ
トのメイルボックス・データを転送する。
Ｆ、データが（４バイト・ブロック中に）バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵＣ−ドウ
ェアが反復的にＤＭＡＣ２０９＜チャネルＯ）に通知す
る。
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵＣ−ドウ
ェアが反復的にＤＭＡＣ２０９＜チャネルＯ）に通知す
る。
０．１６バイト転送が完了した時、ＤＭＡＣ２０９は、
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常ＪＤＭ、ＡＣＤＭＡＣチャ
ネル１割る。
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常ＪＤＭ、ＡＣＤＭＡＣチャ
ネル１割る。
Ｈ，Ｓ／８８が（マスクによる遅延にさらされ得る）Ｄ
ＭＡＣ割り込みを受け入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケージ３ン・
プログラムに渡すためにそのブロックをキューに入れる
。
ＭＡＣ割り込みを受け入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケージ３ン・
プログラムに渡すためにそのブロックをキューに入れる
。
１、Ｅ’ＸＥＣ３７０はワーク・キューをチエツクし、
そのワーク・キュー・ブロックをキューから出し、ワー
ク・キュー・ブロック中にデータ要求を構威し、３２７
８端末に送るべき８０バイトのデータを得るために、フ
ァームウェア・ルーチンを呼び出す。
そのワーク・キュー・ブロックをキューから出し、ワー
ク・キュー・ブロック中にデータ要求を構威し、３２７
８端末に送るべき８０バイトのデータを得るために、フ
ァームウェア・ルーチンを呼び出す。
Ｊ、ファームウェアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１５４、バス１７０
、及びｆｌコントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵＣ−ドウェアにコマンドを送る。
を用意して開始し、次に、アダプタ１５４、バス１７０
、及びｆｌコントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵＣ−ドウェアにコマンドを送る。
Ｋ、ＢＣＵ１５８、アダプタ１５４及びＤＭＡＣ２０９
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭ、ＡＣ２０９はＳ／８８に割り込みを提供する。こ
のことは、上記Ｆ、及びＧ、の動作に類似している。こ
の割り込み、すなわち「正常Ｊ ＤＭＡＣチャネル１割
り込みは、前述の８つのＤＭＡＣ割り込みのうちの１つ
である。
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭ、ＡＣ２０９はＳ／８８に割り込みを提供する。こ
のことは、上記Ｆ、及びＧ、の動作に類似している。こ
の割り込み、すなわち「正常Ｊ ＤＭＡＣチャネル１割
り込みは、前述の８つのＤＭＡＣ割り込みのうちの１つ
である。
Ｌ、ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
Ｍ、、ＥＸＥＣ３７０が必要なデータ会話を行ない、そ
のデータを、５７８８オペレーテイング・システムのサ
ービスを使用してエミュレートされた３２７８Ｎ末にデ
ータを書き込む。いくらか時間が経って、ＥＸＥＣ３７
０は、その動作の終了（正常またはエラー）の通知を受
け取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロ
ック中に、状況を含む適当なＳ／３７０割り込みメツセ
ージを構築し、それをＳ／３７０メツセージ・キューに
入れるためにファームウェア・ルーチンを呼び出す。
のデータを、５７８８オペレーテイング・システムのサ
ービスを使用してエミュレートされた３２７８Ｎ末にデ
ータを書き込む。いくらか時間が経って、ＥＸＥＣ３７
０は、その動作の終了（正常またはエラー）の通知を受
け取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロ
ック中に、状況を含む適当なＳ／３７０割り込みメツセ
ージを構築し、それをＳ／３７０メツセージ・キューに
入れるためにファームウェア・ルーチンを呼び出す。
Ｎ、ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵＣ−ドウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点でＳ／３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵＣ−ドウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点でＳ／３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
ＤＭＡＣ２０９はまた、上記Ｇ、及びに、と同様に、Ｓ
／８８プロセツサ゛６２に割り込みをかける（第４３図
の「通知」）。この割り込み、すなわち「正常ＪＤＭＡ
Ｃチャネル３割り込みは、８つのＤ Ｍ Ａ、 Ｃ割り
込みのうちの１つである。
／８８プロセツサ゛６２に割り込みをかける（第４３図
の「通知」）。この割り込み、すなわち「正常ＪＤＭＡ
Ｃチャネル３割り込みは、８つのＤ Ｍ Ａ、 Ｃ割り
込みのうちの１つである。
０、Ｓ／３７０プロセツサ８５において、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメツセージ・キュー領域１８９から保留割り込みキ
ューへと移動され、そのチャネルが次に割り込みをイネ
ーブルされた時に別のファームウェア・ハンドラがそれ
をサービスする。もしマスクされていないなら、このフ
ァームウェアはＳ／３７０の文脈を即時にそのプログラ
ムの割り込みルーチンに切り換える。
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメツセージ・キュー領域１８９から保留割り込みキ
ューへと移動され、そのチャネルが次に割り込みをイネ
ーブルされた時に別のファームウェア・ハンドラがそれ
をサービスする。もしマスクされていないなら、このフ
ァームウェアはＳ／３７０の文脈を即時にそのプログラ
ムの割り込みルーチンに切り換える。
この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブＩ１０プロセッサとして
の５７８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ１０ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、５７８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ ／′３７０プロセツサ８５は偶然にさえ、Ｓ／
８８記憶に全くアクセスすることができない。このよう
に、Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ
／３７０のより真実に近い姿であるが、その内部イメー
ジはＳ／３７０ Ｉｌｏをもつ通常の単独Ｓ／３７０
である。Ｓ／３７０はＳ／８８が現存していることを「
知らない」。
い視点は、接続されたスレーブＩ１０プロセッサとして
の５７８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ１０ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、５７８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ ／′３７０プロセツサ８５は偶然にさえ、Ｓ／
８８記憶に全くアクセスすることができない。このよう
に、Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ
／３７０のより真実に近い姿であるが、その内部イメー
ジはＳ／３７０ Ｉｌｏをもつ通常の単独Ｓ／３７０
である。Ｓ／３７０はＳ／８８が現存していることを「
知らない」。
しかし、Ｓ／３７０プログラムはＳ／８８とは非同期的
に走り妨害されてはならないので、Ｓ／３７０ Ｉ１
０命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ−ＢＣＵ要求＠ ２５６ ａによって
提供される。
に走り妨害されてはならないので、Ｓ／３７０ Ｉ１
０命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ−ＢＣＵ要求＠ ２５６ ａによって
提供される。
このサービス要求の優先順位の性質は、自動メイルボッ
クス・スキーム及び、ＤＭＡＣチャネルＯのリンク・リ
スト・プログラミングのための理由である。
クス・スキーム及び、ＤＭＡＣチャネルＯのリンク・リ
スト・プログラミングのための理由である。
ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ人力線２６
３ａ乃至ｄを駆動するＢＣＵによってタイミング制御さ
れる。さらに、外部ＢＣＵ論理は、各メイルボックス転
送が完了する時チャネル０ＰＣＬ線２５７ａを活動化し
、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサ６２に対
する割り込み要求を提供させる。
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ人力線２６
３ａ乃至ｄを駆動するＢＣＵによってタイミング制御さ
れる。さらに、外部ＢＣＵ論理は、各メイルボックス転
送が完了する時チャネル０ＰＣＬ線２５７ａを活動化し
、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサ６２に対
する割り込み要求を提供させる。
Ｓ／３７０とＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。
タ転送動作がある。
（１）メイルボックス読取
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが０で、ＤＭＡＣ２０９チヤネルが０で、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
ルが０で、ＤＭＡＣ２０９チヤネルが０で、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
（２）データ読取
これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが０で、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
５４チヤネルが０で、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（３）データ書込
これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（４）メツセージ・キュー書込
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが１で、ＤＭＡＣ２０９チヤネルが３で、ＤＭＡＣ動
作タイプが、スタート・ストップである。
ルが１で、ＤＭＡＣ２０９チヤネルが３で、ＤＭＡＣ動
作タイプが、スタート・ストップである。
ＤＭＡＣ２０９の初期化及びプログラミングは、完全に
標準的であり、好適にはＭＣ６８４５０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする。装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビツト装置ポート、ＰＣＬ＝状況人力上
記に追加してさらに、 チャネル０：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ＝割り込み
による状況人力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネル０で使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネルＯが一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに這遇することに
よってのみ停止する。正常動作では、Ｓ／８８に対する
割り込みはＤＭＡＣ２０９がメイルボックス読取を完了
する度毎に生じ、ファームウェアがリンクされたリスト
をリアルタイムでモニタして供給する。こうして、リス
トの最後のエントリには決して到達することがなく、チ
ャネル０は連続的に走る（アイドルする）。
標準的であり、好適にはＭＣ６８４５０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする。装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビツト装置ポート、ＰＣＬ＝状況人力上
記に追加してさらに、 チャネル０：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ＝割り込み
による状況人力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネル０で使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネルＯが一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに這遇することに
よってのみ停止する。正常動作では、Ｓ／８８に対する
割り込みはＤＭＡＣ２０９がメイルボックス読取を完了
する度毎に生じ、ファームウェアがリンクされたリスト
をリアルタイムでモニタして供給する。こうして、リス
トの最後のエントリには決して到達することがなく、チ
ャネル０は連続的に走る（アイドルする）。
各ＤＭＡＣチャネルには２つの割り込みベクタ・レジス
タＮＩＶＳＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のためのものであり、もう１つは検出された
エラーによって強制された終了のためのものである。こ
の実施例は、マイクロコード記憶１７４中に８つの個別
のＥＴＩＯ割り込みルーチンをもつ、全部で８つのベク
タを使用する。さらに、チャネル０の正常割り込みは、
２つの可能的意味、すなわち、ＰＣＬによって引き起こ
された「メイルボックス受信」、及びＪり一般的でない
「リンク・リストの終了によるチャネルの停止」を意味
する。割り込みハンドラは、Ｄ Ｍ、 Ａ Ｃ状況リス
トをテストすることによってこれらを識別する。
タＮＩＶＳＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のためのものであり、もう１つは検出された
エラーによって強制された終了のためのものである。こ
の実施例は、マイクロコード記憶１７４中に８つの個別
のＥＴＩＯ割り込みルーチンをもつ、全部で８つのベク
タを使用する。さらに、チャネル０の正常割り込みは、
２つの可能的意味、すなわち、ＰＣＬによって引き起こ
された「メイルボックス受信」、及びＪり一般的でない
「リンク・リストの終了によるチャネルの停止」を意味
する。割り込みハンドラは、Ｄ Ｍ、 Ａ Ｃ状況リス
トをテストすることによってこれらを識別する。
Ｓ／８８フアームウエアはまた、初期化ヒ、上述の３つ
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。
ＥＴＩＯ初期化エントリは、通常、ｆ！孫投入の直ぐ後
で呼び出されるが、エラー回復試行のための再初期化の
ためにも使用することができる。それは、ＢＣＵハード
ウェアとＤＭＡＣ２０９をリセットし、ｍｒｔｌ、及び
制御値で以て４つの全てのチャネル中のＤＭＡＣレジス
タをプログラムする。それはまた、必要なリンク・リス
ト及びチャネル○を開始して、ＤＭＡＣ２０９をして最
初のリンク・リスト・パラメータを自動ロードさせ次に
線２６３ａ上のＢＣＵハードウェアからの要求遷移を待
たせる。
で呼び出されるが、エラー回復試行のための再初期化の
ためにも使用することができる。それは、ＢＣＵハード
ウェアとＤＭＡＣ２０９をリセットし、ｍｒｔｌ、及び
制御値で以て４つの全てのチャネル中のＤＭＡＣレジス
タをプログラムする。それはまた、必要なリンク・リス
ト及びチャネル○を開始して、ＤＭＡＣ２０９をして最
初のリンク・リスト・パラメータを自動ロードさせ次に
線２６３ａ上のＢＣＵハードウェアからの要求遷移を待
たせる。
別の３つのサービス・エントリは、ＤＭＡＣチャネル１
（データ読取）、２（データ書込〉、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
（データ読取）、２（データ書込〉、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
呼び出しプログラム（ＥＸＥＣ３７０）は、データ・ア
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣＵハードウェア
を即時に開始させるか、または、もしＤＭＡＣチャネル
がビジーなら動作をキューに入れる（！４ｉＥ図に示す
個別の「作業保留」キューがこれら３つのチャネルのめ
いめいのために保持されている）。要求されたサービス
が一旦開始され、またはキューに入れられると、制御は
呼び出し側プログラムに戻され、割り込みハンドラは、
完了まで動作を続ける。
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣＵハードウェア
を即時に開始させるか、または、もしＤＭＡＣチャネル
がビジーなら動作をキューに入れる（！４ｉＥ図に示す
個別の「作業保留」キューがこれら３つのチャネルのめ
いめいのために保持されている）。要求されたサービス
が一旦開始され、またはキューに入れられると、制御は
呼び出し側プログラムに戻され、割り込みハンドラは、
完了まで動作を続ける。
Ｓ／８８カスタム・ファームウェアの第３の、小さいけ
れども極めて！ｉ要な領域は、カスタム・ハンドラに対
するものであるがＳ／８８オペレーテイング・システム
には透過的でる８つのＤＭＡＣ割り込みに介入してベク
タするための、Ｓ／８８オペレーテイング・システムの
変更部分である。それには、レベル６（通常、電源障害
のとき自動ベクタされる）としてオペレーティング、シ
ステム中の標準アーキテクチャのＭＣ６８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実施例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するように
、論理バス２２３上にベクタを配置するための論理をＢ
ＣＵ１５ｓ中に与え、以てベクタ変更の必要性を解消す
ることもできる。
れども極めて！ｉ要な領域は、カスタム・ハンドラに対
するものであるがＳ／８８オペレーテイング・システム
には透過的でる８つのＤＭＡＣ割り込みに介入してベク
タするための、Ｓ／８８オペレーテイング・システムの
変更部分である。それには、レベル６（通常、電源障害
のとき自動ベクタされる）としてオペレーティング、シ
ステム中の標準アーキテクチャのＭＣ６８０２０のベク
タ・テーブルに変更を加え、オペレーティング・システ
ム中にそのカスタム割り込みハンドラを配置することに
関与する。これは好適な実施例であるが、割り込みのた
めの初期化ルーチンに関連する章で後で説明するように
、論理バス２２３上にベクタを配置するための論理をＢ
ＣＵ１５ｓ中に与え、以てベクタ変更の必要性を解消す
ることもできる。
好適な実施例のＳ／８８フアームウエアは全てＭＣ６８
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
Ｓ／３７０プロセツサ８Ｓのために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
されたファームウェアには４つのカテゴリがある。
（１）Ｓ／８８疑似チヤネルに至るマイクロコード化さ
れたＩ１０命令 ＜２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全てのくエミュレートされた）Ｓ／３７０ Ｉ
１０装置の構成データ及び状況の維持（４）ユーザー・
マニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
れたＩ１０命令 ＜２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全てのくエミュレートされた）Ｓ／３７０ Ｉ
１０装置の構成データ及び状況の維持（４）ユーザー・
マニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
Ｓ／３７０には１０個のＩ１０タイプ命令が存在し、こ
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
ＣＬＲＣＨ−チャネル・クリア（チャネルのみの動作）
ＣＬＲＩＯ−Ｉ１０クリア
ＨＤＶ−装置停止
ＨＩＯ−Ｉ１０停止
ＲＩＯ−Ｉ１０再開
５ＩＯ−Ｉ１０開始
５ＩＯＦ−Ｉ１０高速開始
ＳＴ Ｉ ＤＣ−チャネルＩＤ記憶（チャネルのみの動
作） ＴＣＨ−チャネル・テスト（チャネルのみの動作） ＴＩＯ−Ｉ１０テスト これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構を介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
作） ＴＣＨ−チャネル・テスト（チャネルのみの動作） ＴＩＯ−Ｉ１０テスト これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構を介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
アダプタ１５４中のいくつかの異なるハードウェア条件
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
マイクロコードによるこの例外のサービスは、（もしプ
ロセッサ８５が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８５が、Ｉ１０疑似チャネルＳ／８
８からＳ／３７０主記憶のＩＯＡ区画の固定メツセージ
・キュー領域１８９へのメツセージを受け収ることであ
る。
ロセッサ８５が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８５が、Ｉ１０疑似チャネルＳ／８
８からＳ／３７０主記憶のＩＯＡ区画の固定メツセージ
・キュー領域１８９へのメツセージを受け収ることであ
る。
既存のＳ／３７０マイクロコ一ド例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受け取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受け取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
受信されたメツセージの決定されるカテゴリは、次のと
おりである。
おりである。
００００ ＮＯＰ： 動作しない。
０００１ ＲＥＳＥＴ： 既存のＳ／３７０プログ
ラム・リセット・ルーチンを呼び出す。
ラム・リセット・ルーチンを呼び出す。
０００２ ＣＬＥＡＲＲＥＳＥＴ： 既存のＳ／３
７０クリア・リセット・ルーチンを呼び出す。
７０クリア・リセット・ルーチンを呼び出す。
Ｏ○０３ ＨＡＬＴ： Ｓ／３７０プログラム実行
を停止し、Ｉ ５ＴＥＰモードをターン・オンする。
を停止し、Ｉ ５ＴＥＰモードをターン・オンする。
０００４ ５ＴＥＰ： 命令ステップ、１つの命令を
実行し、停止する。
実行し、停止する。
０００５ ＲＵＮ： ｌ５ＴＥＰモードをリセット
し、プログラムの実行を再開する。
し、プログラムの実行を再開する。
０００６ ＬＰＳＷ： メツセージ内に与えられた
ＰＳＷを使用して、Ｓ／３７０ｒロードＰＳＷ」機能を
実行する。停止状態を離れる。
ＰＳＷを使用して、Ｓ／３７０ｒロードＰＳＷ」機能を
実行する。停止状態を離れる。
○００７ ５Ｍ５Ｇ： ローカル（ＩＯＡ）装置状況
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
０００８ ＩＭＳＧ： 割り込みメツセージ−チャ
ネル・マスク状況に応じて、Ｓ／３７０ Ｉｌｏ割り
込みをキューに入れるかまたは、Ｓ／３７０ Ｉｌｏ
割り込みを直ちに提供する。
ネル・マスク状況に応じて、Ｓ／３７０ Ｉｌｏ割り
込みをキューに入れるかまたは、Ｓ／３７０ Ｉｌｏ
割り込みを直ちに提供する。
上記メツセージ・タイプ０００１−０００６は、（エミ
ュレートされた）Ｓ／３７０システム・コンソールでの
ユーザー人力から生じた状態制御のためのＳ／３７０マ
ニュアル動作である。
ュレートされた）Ｓ／３７０システム・コンソールでの
ユーザー人力から生じた状態制御のためのＳ／３７０マ
ニュアル動作である。
それらは、エラー回復または同期のために必要に応じて
、ＥＸＥＣ３７０によって直接強制することもできる。
、ＥＸＥＣ３７０によって直接強制することもできる。
メツセージ・タイプ０００７は、Ｓ／３７０に、電源損
失、オン／オフライン変更、装置検出エラーなとのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプ０００
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ／Ｏ動作の終了状況をＳ／３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。
失、オン／オフライン変更、装置検出エラーなとのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプ０００
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ／Ｏ動作の終了状況をＳ／３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。
次に、ＥＴＩＯ及びＥＸＥＣ３７０機能と、インターフ
ェースと、プロトコルと、命令フローについて説明する
。
ェースと、プロトコルと、命令フローについて説明する
。
Ｅ１８．システム・マイクロコード・デザイン（１）序
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。５７３７０プロセツサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン。
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。５７３７０プロセツサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン。
チエツク、及び初期マイクロプログラム・ロード／プロ
グラム・ロード（ＩＭＬ／ＩＰＬ）のためのマイクロコ
ード化された命令は、特に、図に示されているようにＳ
／８８マイクロコードとインターフェースするようにデ
ザインされている。そのインターフェースは、ローカル
記憶２１０と、Ｓ／３７０キヤツシユ３４０と、プロセ
ッサ８５及び６２の両方に対して割り込み能力をもつ５
７３７０実記憶空間１６２とをもつインターフェース論
理８１の共通ハードウェア設備を有する。Ｓ／８８コー
ドにおいては、Ｓ／３７０マイクロコード・ドライバが
ＣＣＷ変換と、割り込みハンドラと、エラー・ハンドラ
と、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケーシヨン・イ
ンターフェース（ＥＸＥＣ／３７０）及びＳ／８８オペ
レーテイング・システムと対話する同期化コードを含む
。
グラム・ロード（ＩＭＬ／ＩＰＬ）のためのマイクロコ
ード化された命令は、特に、図に示されているようにＳ
／８８マイクロコードとインターフェースするようにデ
ザインされている。そのインターフェースは、ローカル
記憶２１０と、Ｓ／３７０キヤツシユ３４０と、プロセ
ッサ８５及び６２の両方に対して割り込み能力をもつ５
７３７０実記憶空間１６２とをもつインターフェース論
理８１の共通ハードウェア設備を有する。Ｓ／８８コー
ドにおいては、Ｓ／３７０マイクロコード・ドライバが
ＣＣＷ変換と、割り込みハンドラと、エラー・ハンドラ
と、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケーシヨン・イ
ンターフェース（ＥＸＥＣ／３７０）及びＳ／８８オペ
レーテイング・システムと対話する同期化コードを含む
。
フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩｌｏ、診断、障害分離、ＩＰＬ／ＩＭ
Ｌ及び同期化を実行する。このシステムは、ユーザーの
観点からは、Ｓ／３７０プログラムが実行している唯一
のプログラムであるため、コプロセッサ・システムのよ
うにはみえない。システム管理者は、Ｓ／８８フオール
ト・トレラント・オペレーティング・システムを通じて
システム属性を制御することができる。Ｓ／８８オペレ
ーテイング・システムの主要な機能は、多重３７０チヤ
ネル外観をもつＩ１０変換である。
のための全てのＩｌｏ、診断、障害分離、ＩＰＬ／ＩＭ
Ｌ及び同期化を実行する。このシステムは、ユーザーの
観点からは、Ｓ／３７０プログラムが実行している唯一
のプログラムであるため、コプロセッサ・システムのよ
うにはみえない。システム管理者は、Ｓ／８８フオール
ト・トレラント・オペレーティング・システムを通じて
システム属性を制御することができる。Ｓ／８８オペレ
ーテイング・システムの主要な機能は、多重３７０チヤ
ネル外観をもつＩ１０変換である。
全てのエラー及び回復機能と、動的＊源割当て機能は、
５７８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、今やＳ／８８オベレーティング・システムに渡され
、従って、その機能は、フォールト・トレラント様式で
処理することができる。
５７８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、今やＳ／８８オベレーティング・システムに渡され
、従って、その機能は、フォールト・トレラント様式で
処理することができる。
第３９図は、この例では開始Ｉ１０コマンドである、Ｓ
／３７０ Ｉ１０コマンドの実行をあられす。Ｓ／３
７０命令、（ＰＥ８６からＰＥ６２への）結合ハードウ
ェア、（ＰＥ６２上で実行される）結合マイクロコード
ＥＴＩＯ１及びＳ／８８プログラムＥＸＥＣ３７０によ
って行なわれる動作が簡単に示され、その最終ステップ
は、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０ Ｉ
ｌｏの実行である。
／３７０ Ｉ１０コマンドの実行をあられす。Ｓ／３
７０命令、（ＰＥ８６からＰＥ６２への）結合ハードウ
ェア、（ＰＥ６２上で実行される）結合マイクロコード
ＥＴＩＯ１及びＳ／８８プログラムＥＸＥＣ３７０によ
って行なわれる動作が簡単に示され、その最終ステップ
は、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０ Ｉ
ｌｏの実行である。
第４０図は、ＥＸＥＣ３７０に関連するシステムの要素
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。
（２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（＠４１．Ａ乃至Ｈ図と第４２図）この章では
、次の用語が使用される。
フェース（＠４１．Ａ乃至Ｈ図と第４２図）この章では
、次の用語が使用される。
ＥＸ、ＥＣ３７０−Ｓ／３７０外部装置、サービス、構
成、オペレータのコンソールのエミュレーション及びサ
ポートに関連してＰＥ６２上で走り、マイクロコード記
憶１７４に記憶される全てのＳ／８８ソフトウエア。使
用頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１
７３１こ言己憶することができる。
成、オペレータのコンソールのエミュレーション及びサ
ポートに関連してＰＥ６２上で走り、マイクロコード記
憶１７４に記憶される全てのＳ／８８ソフトウエア。使
用頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１
７３１こ言己憶することができる。
Ｓ／３７０マイクロコード−Ｓ／３７０プロセッサ動作
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１５６の間のマイクロコード・インターフェース。
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１５６の間のマイクロコード・インターフェース。
Ｓ／３７０ ＰＥ８５マイクロコード及びＥＸＥＣ３
７０は、第４１Ａ図の「プロトコル」を介して互いに通
信する。ＰＥ８５マイクロコードは、Ｉｌｏなとの機能
の実行を要求するＥＸＥＣ３７０に対してメツセージを
送り、Ｅ ’Ｘ Ｅ Ｃ３７０は、Ｉ１０！能の完了を
示すメツセージと、１１０装置及びチャネル状況変更に
関するメツセージと、ＰＥ８５マイクロコードに、特定
のＣＰＵ機能を実行するように要求するメツセージを送
る。これらのメツセージ（詳細は後述）は、キャッシュ
・コントローラ１５３、アダプタ１５４、ＢＣＵ１５６
、及びＤＭＡＣ２０９などをもつハードウェアを介して
ＰＥ８５マイクロコードとＥＸＥＣ３７０の間で伝送さ
れる。このメツセージ伝送サービスは、ＥＴＩＯによっ
て、ＥＸＥＣ３７０に対して回層となされる。
７０は、第４１Ａ図の「プロトコル」を介して互いに通
信する。ＰＥ８５マイクロコードは、Ｉｌｏなとの機能
の実行を要求するＥＸＥＣ３７０に対してメツセージを
送り、Ｅ ’Ｘ Ｅ Ｃ３７０は、Ｉ１０！能の完了を
示すメツセージと、１１０装置及びチャネル状況変更に
関するメツセージと、ＰＥ８５マイクロコードに、特定
のＣＰＵ機能を実行するように要求するメツセージを送
る。これらのメツセージ（詳細は後述）は、キャッシュ
・コントローラ１５３、アダプタ１５４、ＢＣＵ１５６
、及びＤＭＡＣ２０９などをもつハードウェアを介して
ＰＥ８５マイクロコードとＥＸＥＣ３７０の間で伝送さ
れる。このメツセージ伝送サービスは、ＥＴＩＯによっ
て、ＥＸＥＣ３７０に対して回層となされる。
ＥＴＩＯヒヒＸ Ｅ Ｃ３７０の間のインターフェース
、及びＰＥ８６及びＥＸＥＣ３７０の間のインターフェ
ースについて次に説明する。
、及びＰＥ８６及びＥＸＥＣ３７０の間のインターフェ
ースについて次に説明する。
ＥＸＥＣ３７０、Ｓ／８８によって実行されるＳ／３７
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ＜ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始し、
Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ１５６を
初期化する。キュー・インターフェースは、年来項目を
、処理することができるようになるまで追跡するために
使用され、事象ＩＤインターフェース（Ｓ／８８に対す
る割り込み）は、作業がキューに追加された時にＥＸＥ
Ｃ３７０に通知する。
０外部サポート・ソフトウェア、及びＰＥ６２上で走る
ＢＣＵマイクロコード・ドライバ＜ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始し、
Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ１５６を
初期化する。キュー・インターフェースは、年来項目を
、処理することができるようになるまで追跡するために
使用され、事象ＩＤインターフェース（Ｓ／８８に対す
る割り込み）は、作業がキューに追加された時にＥＸＥ
Ｃ３７０に通知する。
記憶２１０において、第４１Ｃ図に示すように１６個の
４ＫＢブロツクが存在する。その１４１固（６００−０
乃至５００−１３＞は、４ＫＢブロツク・バッファとし
て使用される。残りの２つは、３２個の２５６バイト・
ブロック５０１−０乃至５０１−３１に分割される。４
つのブロック５０１−０乃至５０１−３は、ハードウェ
ア通信のために使用され、５０１−４はキュー及び他の
ＥＸＥＣ３７０及びＥＴＩＯに対する共通変数として使
用される。残りの２７個は、ワーク・キュー・バッファ
（ＷＱＢ）６０１−６乃至５０１−３１として使用され
る。ブロック５０１−０及び５０１−１に等価なアドレ
ス空間において、ＢＣＵ１５６コマンド（ＰＥ６２によ
って実行される）には２５６バイトが割当てられ、ＤＭ
ＡＣレジスタ・アドレスには、ＢＣＵ１５６の動作に関
連して説明したようにＰＥ６２によってアクセスするた
めに、２６６バイトが割当てられている。２７個のワー
ク・キュー・バッファのおのおのは、１つの特定タスク
またはサービス要求に関連するデータを保持する。２６
個のＷＱＢは、ＰＥ８５のマイクロコードによって開始
された要求にサービスするために使用される。残りのＷ
ＱＢ（ＥＸＷＱＢ）６０１−３１は、Ｓ／８８によって
発起され、ＰＥ８５マイクロコードに送られる要求にサ
ービスするために予約されている。各ＷＱＢは、ベース
・アドレスと、ＤＭＡＣ２０９に記憶されるオフセット
値によってアドレスされる。
４ＫＢブロツクが存在する。その１４１固（６００−０
乃至５００−１３＞は、４ＫＢブロツク・バッファとし
て使用される。残りの２つは、３２個の２５６バイト・
ブロック５０１−０乃至５０１−３１に分割される。４
つのブロック５０１−０乃至５０１−３は、ハードウェ
ア通信のために使用され、５０１−４はキュー及び他の
ＥＸＥＣ３７０及びＥＴＩＯに対する共通変数として使
用される。残りの２７個は、ワーク・キュー・バッファ
（ＷＱＢ）６０１−６乃至５０１−３１として使用され
る。ブロック５０１−０及び５０１−１に等価なアドレ
ス空間において、ＢＣＵ１５６コマンド（ＰＥ６２によ
って実行される）には２５６バイトが割当てられ、ＤＭ
ＡＣレジスタ・アドレスには、ＢＣＵ１５６の動作に関
連して説明したようにＰＥ６２によってアクセスするた
めに、２６６バイトが割当てられている。２７個のワー
ク・キュー・バッファのおのおのは、１つの特定タスク
またはサービス要求に関連するデータを保持する。２６
個のＷＱＢは、ＰＥ８５のマイクロコードによって開始
された要求にサービスするために使用される。残りのＷ
ＱＢ（ＥＸＷＱＢ）６０１−３１は、Ｓ／８８によって
発起され、ＰＥ８５マイクロコードに送られる要求にサ
ービスするために予約されている。各ＷＱＢは、ベース
・アドレスと、ＤＭＡＣ２０９に記憶されるオフセット
値によってアドレスされる。
各ＷＱＢ （第４１図）は、１６バイトのメイル・ブロ
ック５０Ｓと、１６バイト・パラメータ・ブロック５０
６と、２２４バイト装置特定作業領域６０７を含む。メ
イル・ブロック５０Ｓは、ＥＸＥＣ３７０及びＰＥ８５
マイクロコードの間で渡されるデータを含む。その内容
は、ＥＴＩＯインターフェースに亙って透過的である。
ック５０Ｓと、１６バイト・パラメータ・ブロック５０
６と、２２４バイト装置特定作業領域６０７を含む。メ
イル・ブロック５０Ｓは、ＥＸＥＣ３７０及びＰＥ８５
マイクロコードの間で渡されるデータを含む。その内容
は、ＥＴＩＯインターフェースに亙って透過的である。
パラメータ・ブロック５０６は、ＥＴＩＯとＥＸＥＣ３
７０の間で渡され、通常、ローカル記憶２１０と主記憶
１６２の間の転送に関連するパラメータを含む。作業領
域５０７は、ＥＸＥＣ３７０によって所有される。それ
は、要求された動作の進行と、現在のＳ／３７０装置状
況と、可能なユーザー・データと、Ｓ／８８装置のタイ
プと、他のＥＸＥＣ３７０制御ブロックに対するボ、イ
ンクと、エラー生起情報などに関するデータを含む。
７０の間で渡され、通常、ローカル記憶２１０と主記憶
１６２の間の転送に関連するパラメータを含む。作業領
域５０７は、ＥＸＥＣ３７０によって所有される。それ
は、要求された動作の進行と、現在のＳ／３７０装置状
況と、可能なユーザー・データと、Ｓ／８８装置のタイ
プと、他のＥＸＥＣ３７０制御ブロックに対するボ、イ
ンクと、エラー生起情報などに関するデータを含む。
メイル・ブロック５０５は、ＰＥ８Ｓマイクロコードと
ＥＸＥＣ３７０の間で渡されるＳ／３７０ Ｉ１０情
報を含む次の４つのフィールドを有する。
ＥＸＥＣ３７０の間で渡されるＳ／３７０ Ｉ１０情
報を含む次の４つのフィールドを有する。
ＯＰ −このフィールドは、ＥＸＥＣ３７０またはＰＥ
８６マイクロ２コードからの要求を含む。
８６マイクロ２コードからの要求を含む。
ＣＵＡ −１６ビツト・チャネル・ユニット。
アドレス
ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ −上記ＣＡ
ＷによってアドレスされるＳ／３７０チヤネル・コマン
ド・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドは、ＣＳＷ、Ｓ／３７０チヤネル状況ワ
ードを含む。
７０記憶１６２中の１６進位置４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣＷ −上記ＣＡ
ＷによってアドレスされるＳ／３７０チヤネル・コマン
ド・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドは、ＣＳＷ、Ｓ／３７０チヤネル状況ワ
ードを含む。
パラメータ・ブロック５０６は、データ転送がＥＸＥＣ
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
３７０によって記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
（１） ｒｅｑ−ＥＴ Ｉ Ｏ要求フィールド二 〇
動作なし １ メイル・ブロックの内容を記憶１６２のＰＥ８６メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
からＰＵへの要求を発行する。
動作なし １ メイル・ブロックの内容を記憶１６２のＰＥ８６メ
ツセージ・キューに書込み、次に線２５６ａ上にＢＣＵ
からＰＵへの要求を発行する。
２ Ｓ／３７０メモリからデータを読取る。
３ データをＳ／３７０メモリに書き込む。
（２） ｒｅｔ −’ｒｅｑ 」フィールドによってな
された要求の結果。このフィールドは、ＥＸＥＣ３７０
によって初期的にはゼロに保証される。もしゼロでない
値が戻るなら、ＥＴＩＯはある種のタイプのエラーを表
示している。
された要求の結果。このフィールドは、ＥＸＥＣ３７０
によって初期的にはゼロに保証される。もしゼロでない
値が戻るなら、ＥＴＩＯはある種のタイプのエラーを表
示している。
（３）カウント−転送されるべきバイトの数（４）Ｓ／
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
＜５）キー−二の１６ビツト・フィールドは、次のよう
なビット・パターンを含む。
なビット・パターンを含む。
ｐｐｋｋｋｋｌｏ ００００００００
ここで、ｐｐ（優先順位）＝００で、ｋｋｋｋ＝適正な
５７３７０記憶保護キーである。
５７３７０記憶保護キーである。
バッファ・アドレス−データ領域が始まる記憶２１０中
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
（Ｓ／３７０アドレス ＭＯＤ４）＝（バッファ・アド
レス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１８
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。
レス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１８
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。
ＦＲＥＥＱ５１０ 現在使用されていないＷＱＢに対
するポインタを保持する。
するポインタを保持する。
ＷＯＲＫＱ （ワークキュー）５１１ ＥＸＥＣ３７
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
Ｓ／３７１Ｑ５１２ ＥＸＥＣ３７０からＰＥ８５へ
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。
のメツセージ転送を待つＷＱＢに対するポインタを保持
する。
Ｓ／３７２Ｑ５１３ キャッシュ・コントローラ１！
５３からＳ／８８へのデータ転送を待つＷＱＢへのポイ
ンタを保持する。
５３からＳ／８８へのデータ転送を待つＷＱＢへのポイ
ンタを保持する。
Ｓ／３７３Ｑ５１４ Ｓ／８８からキャッシュ・コン
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
５８８Ｑ５１５ ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。
ＱＢに対するポインタを保持する。
第４１Ｅ図は、キューを通るＷＱＢの経−′路を示す。
全てのキューは、Ｓ／８８再・ブートの間に、ＥＸＥＣ
３７０によって初期化される。空のＷＱＢは、ＦＲＥＥ
Ｑ上に保持される。ＥＴＩＯは、リンク・リスト５１６
を埋めるための必要に応じて、ＦＲＥＥＱからそれらを
除去する。ＤＭＡＣ２０９は、リンク・リスト５１６を
介して、記憶１６２からのメイルボックス領域１８８か
らのＳ／３７０メイルボツクス・エントリを、空ＷＱＢ
のメイル・ブロック領域に配置する。埋められたリンク
・リスト上のＷＱＢは、ＥＴＩＯによってワークキュー
５１１上に移動される。ＥＴＩＯが１つの（まナニはそ
れ以上の”）ＷＱＢをワークキュー５１１上に移動しＥ
ＸＥＣ３７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３
７０に事象ＩＤを通知する。ＥＸＥＣ３７０は、それが
サービスを要求する前にワーク・キューからＷＱＢを除
去する。
３７０によって初期化される。空のＷＱＢは、ＦＲＥＥ
Ｑ上に保持される。ＥＴＩＯは、リンク・リスト５１６
を埋めるための必要に応じて、ＦＲＥＥＱからそれらを
除去する。ＤＭＡＣ２０９は、リンク・リスト５１６を
介して、記憶１６２からのメイルボックス領域１８８か
らのＳ／３７０メイルボツクス・エントリを、空ＷＱＢ
のメイル・ブロック領域に配置する。埋められたリンク
・リスト上のＷＱＢは、ＥＴＩＯによってワークキュー
５１１上に移動される。ＥＴＩＯが１つの（まナニはそ
れ以上の”）ＷＱＢをワークキュー５１１上に移動しＥ
ＸＥＣ３７０がビジーでない時、ＥＴＩＯはＥＸＥＣ３
７０に事象ＩＤを通知する。ＥＸＥＣ３７０は、それが
サービスを要求する前にワーク・キューからＷＱＢを除
去する。
その要求の処理の間に、データはキャッシュ・コントロ
ーラ１５３ヒバツフア（ＷＱＢます：はブロック・バッ
ファ）との間で転送する必要があることがあり、あるい
は、メツセージをＰＥ８５マイクロコードに送る必要が
あることがある。、ＥＴＩＯは、このサービスをＥＸＥ
Ｃ３７０に提供する。ＥＸＥＣ３７ｏは、適正なりＣＵ
１５６動作を開始するＥＴＩＯを呼び出し、あるいは、
もしハードウェア資源がビジーであるなら、ＷＱＢを適
切なＳ／３７０Ｑ上に配置する。３つのサービス（Ｓ／
３７０に対するメツセージの送信、５７３７０に対する
データの転送、及びＳ／３７０からのデータの転送）は
、固有のキュー５１２．５１３及び５１４をもつ。ＷＱ
Ｂは、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコ
ードによってＳ／３７０キユーの１つの上に追加される
。Ｉ／Ｏサービスが完了した時、ＥＴＩＯ割り込みルー
チンはＳ／８８Ｑ、５１５上にＷＱＢを配置し、もしＥ
ＸＥＣ３７０がビジーでないなら、そのＥＸ３７０事象
ＩＤを通知する。
ーラ１５３ヒバツフア（ＷＱＢます：はブロック・バッ
ファ）との間で転送する必要があることがあり、あるい
は、メツセージをＰＥ８５マイクロコードに送る必要が
あることがある。、ＥＴＩＯは、このサービスをＥＸＥ
Ｃ３７０に提供する。ＥＸＥＣ３７ｏは、適正なりＣＵ
１５６動作を開始するＥＴＩＯを呼び出し、あるいは、
もしハードウェア資源がビジーであるなら、ＷＱＢを適
切なＳ／３７０Ｑ上に配置する。３つのサービス（Ｓ／
３７０に対するメツセージの送信、５７３７０に対する
データの転送、及びＳ／３７０からのデータの転送）は
、固有のキュー５１２．５１３及び５１４をもつ。ＷＱ
Ｂは、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコ
ードによってＳ／３７０キユーの１つの上に追加される
。Ｉ／Ｏサービスが完了した時、ＥＴＩＯ割り込みルー
チンはＳ／８８Ｑ、５１５上にＷＱＢを配置し、もしＥ
ＸＥＣ３７０がビジーでないなら、そのＥＸ３７０事象
ＩＤを通知する。
第４２図は、キューを通じてのＷＱＢの移動と、ＥＸＥ
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、ＩＯ割り込みが（
もしあるなら’）ＰＥ８５に送られ、ＥＸＥＣ’３７０
がＷＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先ず
５８８Ｑ６１５をチエツクし、次にワークキュー５１１
をチエツクすることにより次のタスクを取得する。そし
てもしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵＳ
Ｙ変数をゼロにセットし、ＥＸ３７０事象が通知される
のを待つ。ＥＸＥＣ３７０は、それが通知された時に、
処理を開始する前にＥＸＢＵＳＹを１にセットする。
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、ＩＯ割り込みが（
もしあるなら’）ＰＥ８５に送られ、ＥＸＥＣ’３７０
がＷＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先ず
５８８Ｑ６１５をチエツクし、次にワークキュー５１１
をチエツクすることにより次のタスクを取得する。そし
てもしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵＳ
Ｙ変数をゼロにセットし、ＥＸ３７０事象が通知される
のを待つ。ＥＸＥＣ３７０は、それが通知された時に、
処理を開始する前にＥＸＢＵＳＹを１にセットする。
全てのキューと、ＥＸ３７０事象ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域６０１−４に在駐する。
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域６０１−４に在駐する。
各キューは、第４１Ｇ図に示すように、その性質上環状
であって、２つのインデックス・タイプのポインタ、充
満インデックス５１７と空インデックス５１８をもつ。
であって、２つのインデックス・タイプのポインタ、充
満インデックス５１７と空インデックス５１８をもつ。
充満インデックス５１７は、満杯の次のキュー・エント
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す。６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがない。
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す。６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがない。
各キューは、次のものも含む。
ｑｉｄ このキューを識別する。
０６ＩＺＥ このキュー中のエントリの数（ｎ）０（ｉ
） このキュー中のＷＱＢを指し示すアドレス・エン
トリ ハードウェア通信領域は、１０２４バイトを含む。ＢＣ
Ｕ通信領域は、アドレス空間の５１２バイトを使用する
。リンク・リスト５１６は、４８０バイトまでを使用す
る。３２バイトは、別のハードウェア通ｉ要しのために
予約されている。
） このキュー中のＷＱＢを指し示すアドレス・エン
トリ ハードウェア通信領域は、１０２４バイトを含む。ＢＣ
Ｕ通信領域は、アドレス空間の５１２バイトを使用する
。リンク・リスト５１６は、４８０バイトまでを使用す
る。３２バイトは、別のハードウェア通ｉ要しのために
予約されている。
リンク・リスト５１６（第４１Ｈ図）は、ＤＭＡＣ２０
９によって、記憶１６２のメイルボックス領域１８８か
らメイル・ブロック項目を搬入するために使用される。
９によって、記憶１６２のメイルボックス領域１８８か
らメイル・ブロック項目を搬入するために使用される。
ＦＲＥＥＱ６１０からのＷＱＢは、リンク・リスト５１
６中のエントリを埋めるために使用される。各リンク・
リスト・エントリは、１０バイトを有し、データを入れ
るべき記憶２１０中のＷＱＢのアドレスと、転送すべき
データのバイト・カウント（１６）と、リスト中の次の
リンク・エントリのアドレスを識別する。
６中のエントリを埋めるために使用される。各リンク・
リスト・エントリは、１０バイトを有し、データを入れ
るべき記憶２１０中のＷＱＢのアドレスと、転送すべき
データのバイト・カウント（１６）と、リスト中の次の
リンク・エントリのアドレスを識別する。
ＤＭ、ＡＣ２０９（チャネル０）は、次のゼロ・リンク
・アドレスをもつリンク・リスト・エントリに到達した
ときにＳ／８８に割り込む。ＤＭＡＣ２０９（チャネル
Ｏ）のリスト中の現在の位置は、いかなる時でもソフト
ウェアに可屈である。
・アドレスをもつリンク・リスト・エントリに到達した
ときにＳ／８８に割り込む。ＤＭＡＣ２０９（チャネル
Ｏ）のリスト中の現在の位置は、いかなる時でもソフト
ウェアに可屈である。
その割り込みエントリ・ポイントに加えて、ＥＴＩＯは
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再プート毎にｅｔｉｏ １ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８５マイクロコードは、まだ動作
していないが、それはＩＭＬ（初期マイクロプログラム
・ロード）の途中であるかもしれない。
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再プート毎にｅｔｉｏ １ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８５マイクロコードは、まだ動作
していないが、それはＩＭＬ（初期マイクロプログラム
・ロード）の途中であるかもしれない。
ＥＸＥＣ３７０は、データまたはメツセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ（ｗｂｎ）を呼び出す。
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ（ｗｂｎ）を呼び出す。
パラメータｗｂｎは、サービス要求を含むＷＱＢを識別
する２バイト整数ワーク・キュー・バッファ番号である
。ｗｂｎは、インデックス値であり、０から２７の範囲
にある。サービス要求は、パラメータ・ブロック中のｒ
ｅｑフィールドによって識別される。ｒｅｑフィールド
値は、次のとおりである：１＝このメイル・ブロックの
内容を記憶１６２中のＳ／３７０メツセージ・キュー１
８９に書込み、次にＢＣＵからＰＵへの要求を発行する
、２＝Ｓ／３７０Ｇ６Ｈ１６２から指定された記憶２１
０領域へデータを書込む、３ ＝ Ｓ／３７０記憶から
指定された記憶２１０領域へデータを書き込む。
する２バイト整数ワーク・キュー・バッファ番号である
。ｗｂｎは、インデックス値であり、０から２７の範囲
にある。サービス要求は、パラメータ・ブロック中のｒ
ｅｑフィールドによって識別される。ｒｅｑフィールド
値は、次のとおりである：１＝このメイル・ブロックの
内容を記憶１６２中のＳ／３７０メツセージ・キュー１
８９に書込み、次にＢＣＵからＰＵへの要求を発行する
、２＝Ｓ／３７０Ｇ６Ｈ１６２から指定された記憶２１
０領域へデータを書込む、３ ＝ Ｓ／３７０記憶から
指定された記憶２１０領域へデータを書き込む。
サブルーチンＥＴＩＯは、もし要求された１１０機能を
即時に開始することができないなら、このＷＱＢをＳ／
３７０１Ｑ１Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
即時に開始することができないなら、このＷＱＢをＳ／
３７０１Ｑ１Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
もしｒｅｑフィールドが１を含むなら、ＰＥ８５には、
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
もしＳ／３７０メツセージ・キュー１８９が満杯なら、
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
（３）ＥＸＥＣ３７０，Ｓ／３７０マイクロコード・プ
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１６
バイト・メツセージ（第４１Ｄ図のメイル・ブロック５
０５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ順でメツセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣＵ。
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１６
バイト・メツセージ（第４１Ｄ図のメイル・ブロック５
０５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ順でメツセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣＵ。
及びＢＣＵからＰＵ線）もある。メイル・ブロック５ｏ
５においては、１６ビツトＳ／３７０ ０Ｐコード・フ
ィールド「ＯＰ」が、ＥＸＥＣ３７０またはＳ／３７０
マイクロコードからの要求または応答を含む。１６ビツ
ト・チャネル・ユニット・アドレス（ｃＵＡ）は、Ｓ／
３７０ Ｉ１０命令のオペランド・アドレスである。
５においては、１６ビツトＳ／３７０ ０Ｐコード・フ
ィールド「ＯＰ」が、ＥＸＥＣ３７０またはＳ／３７０
マイクロコードからの要求または応答を含む。１６ビツ
ト・チャネル・ユニット・アドレス（ｃＵＡ）は、Ｓ／
３７０ Ｉ１０命令のオペランド・アドレスである。
ＣＡＷは、そのＩ１０命令が発行された時のＳ／３７０
記憶１６２中の１６進位置４８の３２ビツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８５
は、Ｉ１０割り込みを引き起こす時Ｓ／３７０１６進位
置４０にそのＣＳＷを記憶する。Ｃ１ＪＡフイールドは
不変のままである。
記憶１６２中の１６進位置４８の３２ビツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８５
は、Ｉ１０割り込みを引き起こす時Ｓ／３７０１６進位
置４０にそのＣＳＷを記憶する。Ｃ１ＪＡフイールドは
不変のままである。
「動作」メツセージは、部分的または完全にＥＸＥＣ３
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
「動イヤ」メツセージは、第４１Ｄ図のメイル・ブロッ
ク５０５に関連する上述の情報を含む。
ク５０５に関連する上述の情報を含む。
Ｓ／３７０に送られるＥＸＥＣ３７０メツセージは次の
ものを含む。
ものを含む。
１、「リセット」メツセージ（ＯＰ＝１＞は、Ｓ／３７
０マイクロコードに５７３７０リセツトの処理を要求す
る。
０マイクロコードに５７３７０リセツトの処理を要求す
る。
２、「クリア・リセット」メツセージ（ＯＰ ＝２）は
、Ｓ／３７０リセツト及びクリア記憶を要求する。
、Ｓ／３７０リセツト及びクリア記憶を要求する。
３、「停止」メツセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド＝３を含
む。
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド＝３を含
む。
４、「ステップ」メツセージ（ＯＰ＝４）は、ＲＯＭＡ
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
５、「ラン」メツセージ（ＯＰ＝５）は、Ｓ／３７０マ
イクロコードに、Ｓ／３７０命令をフェッチし実行する
その正常モードに入るように要求する。
イクロコードに、Ｓ／３７０命令をフェッチし実行する
その正常モードに入るように要求する。
６、ＬＰＳＷメツセージ（ＯＰ＝６）は、Ｓ／３７０マ
イクロコードに、ＬＰＳＷ （ロード・プログラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
イクロコードに、ＬＰＳＷ （ロード・プログラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
７．５Ｍ５Ｇメツセージ（ＯＰ＝７）は、１つまたはそ
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
８、ｌ０ＩＮＴＲメツセージ（ＯＰ＝８）は、Ｉ／Ｏ１
００完了を示す。もしそのチャネルがマスクされていな
いなら、Ｓ／３７０マイクロコードがＩ１０割り込みを
開始することになる。もしそのチャネルがマスクされて
いるなら、Ｓ／３７０マイクロコードは、そのＣ３Ｗを
装置状況テーブルにセーブし、装置状況をＯｆ （ｃＳ
Ｗ記憶済み）にセットする。■○ｌＮＴＲメツセージは
また、ＣＵＡ及びＮＣ（ＤＳＴ ＣＵＡ中に配置され
る）次フィールドを含む。
００完了を示す。もしそのチャネルがマスクされていな
いなら、Ｓ／３７０マイクロコードがＩ１０割り込みを
開始することになる。もしそのチャネルがマスクされて
いるなら、Ｓ／３７０マイクロコードは、そのＣ３Ｗを
装置状況テーブルにセーブし、装置状況をＯｆ （ｃＳ
Ｗ記憶済み）にセットする。■○ｌＮＴＲメツセージは
また、ＣＵＡ及びＮＣ（ＤＳＴ ＣＵＡ中に配置され
る）次フィールドを含む。
キャッシュ・コントローラ１５３からの２つのメツセー
ジ、「フェッチ」及び「記憶ｊは、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
ジ、「フェッチ」及び「記憶ｊは、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
それらのフィールドは、
ＢＵＦ−２バイト： 記憶２１０中のバッファ・アドレ
ス ＣＮＴ−２バイト： バイト・カウントＡＤＤＲ−４バ
イト： Ｓ／３７０記憶アドレス・ワード／キー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
ス ＣＮＴ−２バイト： バイト・カウントＡＤＤＲ−４バ
イト： Ｓ／３７０記憶アドレス・ワード／キー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
装置条件−これは、Ｔｌ０１ＳＩＯなどの後のＣＲ１５
／３７０条件レジスタ）の即時的セットを許容する。
／３７０条件レジスタ）の即時的セットを許容する。
装置衣−１１０割り込みを取得するときに使用されるべ
き次の条件 装置Ｃ３Ｗ−マスクされた３７０ Ｉ／○割り込みの
ために維持される ３７０装置につき、ＤＳＴ （ｃＵＡ）の次の４つの異
なる装置条件が可能である。
き次の条件 装置Ｃ３Ｗ−マスクされた３７０ Ｉ／○割り込みの
ために維持される ３７０装置につき、ＤＳＴ （ｃＵＡ）の次の４つの異
なる装置条件が可能である。
ＯＯ装置レディ
０１ 装置レディでない、Ｃ８Ｗ記憶済み１０ 装置ビ
ジー １１ 装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ３Ｗ（
チャネル状況ワード）がチャネルによってＣＰＩＪに送
られる。もしそのチャネルがマスク・オフされているな
ら、ＣＰＵはそのＣ８Ｗを受け入れない。
ジー １１ 装置動作しない Ｓ／３７０装置上のＩ１０１００完了時点で、Ｃ３Ｗ（
チャネル状況ワード）がチャネルによってＣＰＩＪに送
られる。もしそのチャネルがマスク・オフされているな
ら、ＣＰＵはそのＣ８Ｗを受け入れない。
この実施例では、もしチャネルがマスクされているなら
、Ｓ／３７０マイクロコードがＣ３Ｗをセーブして、Ｄ
ＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード（ｃ３Ｗ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコー゛ドが初期化されるとき、Ｓ／３
７０マイクロコードは、全ての装置が動作するとは想定
しない。５７８８は、サポートすべき各装置毎に「オン
ライン・メツセージ」を送ることになる。
、Ｓ／３７０マイクロコードがＣ３Ｗをセーブして、Ｄ
ＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード（ｃ３Ｗ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコー゛ドが初期化されるとき、Ｓ／３
７０マイクロコードは、全ての装置が動作するとは想定
しない。５７８８は、サポートすべき各装置毎に「オン
ライン・メツセージ」を送ることになる。
その装置は、そのＣＵＡ（制御ユニット・アドレスによ
って識別される。
って識別される。
（４）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の間
の命令フロー ＰＥ８６がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
の命令フロー ＰＥ８６がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
第４４Ａ乃至り図（及び第４３図）は、これらのＳ／３
７０ Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。ＢＣＵｌ、６６（及
びアダプタ１５４）は、Ｓ／８８ハードウエアによる最
終的なＳ／３７０ Ｉ１０命令の実行を有効化するた
めの主要ハードウェア結合機構である。ＢＣＵ１６８内
で、ＤＭＡＣ２０９は、動作及びデータの流れを導くた
めの主要な「交通巡査」の役割を果たす、ＤＭＡＣ２０
９のチャネル０は、Ｓ／３７０からＩ１０コマンドを受
け取り、チャネル１はＳ／３７０からのデータ・フロー
を処理し、チャネル２はＳ／３７０へのデータ・フロー
を処理し、チャネル３はＳ／３７０に対して割り込み（
及び他の）メツセージを送る。ＢＣＵＩＳＳ中のローカ
ル記憶２１０は、Ｓ／３７０とＳ／８８の間の通信領域
を形成する。
７０ Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。ＢＣＵｌ、６６（及
びアダプタ１５４）は、Ｓ／８８ハードウエアによる最
終的なＳ／３７０ Ｉ１０命令の実行を有効化するた
めの主要ハードウェア結合機構である。ＢＣＵ１６８内
で、ＤＭＡＣ２０９は、動作及びデータの流れを導くた
めの主要な「交通巡査」の役割を果たす、ＤＭＡＣ２０
９のチャネル０は、Ｓ／３７０からＩ１０コマンドを受
け取り、チャネル１はＳ／３７０からのデータ・フロー
を処理し、チャネル２はＳ／３７０へのデータ・フロー
を処理し、チャネル３はＳ／３７０に対して割り込み（
及び他の）メツセージを送る。ＢＣＵＩＳＳ中のローカ
ル記憶２１０は、Ｓ／３７０とＳ／８８の間の通信領域
を形成する。
ローカル・パス２２３／２４７は、Ｓ／８８プロセツサ
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・パス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０とを、ＢＣｔＪ１５Ｇ及びアダプタ１５４中
の高速ハードウェアを介してＳ／３７０に結合する。
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・パス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０とを、ＢＣｔＪ１５Ｇ及びアダプタ１５４中
の高速ハードウェアを介してＳ／３７０に結合する。
Ｓ／３７０ Ｉ１０命令は、Ｓ／３７０内の処理のた
めＳ／３７０マイクロコード・ルーチンにディスバッチ
され、５７８８アプリケーシヨン・プログラムＥＸＥＣ
３７０は（その関連５７８８ＥＴＩＯマイクロコードと
ともに）最終のＩ１０実行を行う。アダプタ１５４とＢ
ＣＵ１５Ｇは。
めＳ／３７０マイクロコード・ルーチンにディスバッチ
され、５７８８アプリケーシヨン・プログラムＥＸＥＣ
３７０は（その関連５７８８ＥＴＩＯマイクロコードと
ともに）最終のＩ１０実行を行う。アダプタ１５４とＢ
ＣＵ１５Ｇは。
Ｓ／３７０とＳ／８８の間のハードウェア接続を形成す
る。開始Ｉ１０マイクロコード・ルーチンは、各装置の
状況を追跡するテーブルＤＳＴをもち、例えばもし既に
ＳＩＯを発生し、それがビジーであり、割り込みを受け
取っているなら、それは現在可屈である。この情報は、
条件コードＣＣ中に含まれる。
る。開始Ｉ１０マイクロコード・ルーチンは、各装置の
状況を追跡するテーブルＤＳＴをもち、例えばもし既に
ＳＩＯを発生し、それがビジーであり、割り込みを受け
取っているなら、それは現在可屈である。この情報は、
条件コードＣＣ中に含まれる。
その章は、さまざまなＳ／３７０ Ｉ／○動作のため
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に定義されている。動作は
次のとおりである。
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に定義されている。動作は
次のとおりである。
く１）チャネル・クリア（第４．４ Ａ図）−この命令
は、アドレスされたチャネルにおけるＩ１０システム・
リセットを引き起こし、システム・リセットがアドレス
されたチャネル上の全ての装置に通知される。Ｓ／３７
０マイクロコードは、そのチャネル上にとの埋置が実際
にあるかは知らず、従って、そのチャネル上の全てのエ
ントリについてＣＣ＝３をセットする。その後、ＥＸＥ
Ｃ３７０は、そのチャネル上の構成を再定義するために
５Ｍ５Ｇを送ることになる。
は、アドレスされたチャネルにおけるＩ１０システム・
リセットを引き起こし、システム・リセットがアドレス
されたチャネル上の全ての装置に通知される。Ｓ／３７
０マイクロコードは、そのチャネル上にとの埋置が実際
にあるかは知らず、従って、そのチャネル上の全てのエ
ントリについてＣＣ＝３をセットする。その後、ＥＸＥ
Ｃ３７０は、そのチャネル上の構成を再定義するために
５Ｍ５Ｇを送ることになる。
クリアされるべきチャネルは、命令アドレスのビット１
６乃至２３によってアドレスされる。５７３７０マイク
ロコードがディスバッチから制御を受け取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、５７
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、回層でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（ＰＩＴ）エントリは、自由Ｐ
ＩＴリストに解放される。Ｓ／３７０マイクロコードは
次に、条件レジスタを○にセットし、次の順次命令に至
る。ところで、ＥＸＥＣ３７０は、クリア・チャネル・
メツセージを受け取る時、アドレスされたチャネル上の
全ての装置に対してＩ１０システム・リセットを実行す
る。ＥＸＥＣ３７０は次に、どの装置が線につながって
いるかを確認して、そのチャネル上の構成を再定義する
ためにＳ／３７０マイクロコードに状況メツセージを送
る。Ｓ／３７０マイクロコードが状況メツセージを受け
取る時、Ｓ／３７０マイクロフードは、状況メツセージ
中でアドレスされた各装置の装置状況テーブルにおける
条件コードを変更する。
６乃至２３によってアドレスされる。５７３７０マイク
ロコードがディスバッチから制御を受け取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、５７
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、回層でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（ＰＩＴ）エントリは、自由Ｐ
ＩＴリストに解放される。Ｓ／３７０マイクロコードは
次に、条件レジスタを○にセットし、次の順次命令に至
る。ところで、ＥＸＥＣ３７０は、クリア・チャネル・
メツセージを受け取る時、アドレスされたチャネル上の
全ての装置に対してＩ１０システム・リセットを実行す
る。ＥＸＥＣ３７０は次に、どの装置が線につながって
いるかを確認して、そのチャネル上の構成を再定義する
ためにＳ／３７０マイクロコードに状況メツセージを送
る。Ｓ／３７０マイクロコードが状況メツセージを受け
取る時、Ｓ／３７０マイクロフードは、状況メツセージ
中でアドレスされた各装置の装置状況テーブルにおける
条件コードを変更する。
（２）Ｉ１０クリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ （割り込みメツセ
ージ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８
５におけるＳ／３７０命令処理を中断する。
レスされたＣＵＡのためのＩＭＳＧ （割り込みメツセ
ージ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８
５におけるＳ／３７０命令処理を中断する。
Ｓ／３７０マイクロコードがディスバッチから制御を受
け取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレス有効Ａを取得する。
け取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレス有効Ａを取得する。
その制御ユニット・アドレスを使用して、Ｓ／３７０マ
イクロコードはこの装置の正しい装置状況テーブルを見
出す。Ｓ／３７０マイクロコードは、条件コードＣＣの
値をチエツクする。このとき、３つの選択肢がある。
イクロコードはこの装置の正しい装置状況テーブルを見
出す。Ｓ／３７０マイクロコードは、条件コードＣＣの
値をチエツクする。このとき、３つの選択肢がある。
すなわち、（Ａ）ＣＣがゼロまたは３に等しい、（Ｂ）
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいかまたは
ＣＣが１に等しい。
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
件ＮＣが２に等しい、（ｃ）ＣＣが２に等しいかまたは
ＣＣが１に等しい。
第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。
ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ／
３７０１＊Ｅ、ＸＥＣ３７０ｉ、：クリ７’Ｉ１０メツ
セージを送る。Ｓ／３７０は肯定応答を待ち、その装置
に関連する保留割り込みエントリをクリアする。ところ
で、ＥＸＥＣ３７０がクリアＩ１０メツセージを受け取
る時、ＥＸＥＣ３７０はアドレスされた装置のその選択
的なリセットを実行し、その装置のための制御状況ワー
ドを構築し、割り込みメツセージをＳ／３７０マイクロ
コードに戻す。Ｓ／３７０マイクロコードが割り込みメ
ツセージを受け取る時、Ｓ／３７０マイクロコードは、
ＰＩＴエントリを生威し、そのメツセージからのＮＣ及
びＣ３Ｗに記入する。
３７０１＊Ｅ、ＸＥＣ３７０ｉ、：クリ７’Ｉ１０メツ
セージを送る。Ｓ／３７０は肯定応答を待ち、その装置
に関連する保留割り込みエントリをクリアする。ところ
で、ＥＸＥＣ３７０がクリアＩ１０メツセージを受け取
る時、ＥＸＥＣ３７０はアドレスされた装置のその選択
的なリセットを実行し、その装置のための制御状況ワー
ドを構築し、割り込みメツセージをＳ／３７０マイクロ
コードに戻す。Ｓ／３７０マイクロコードが割り込みメ
ツセージを受け取る時、Ｓ／３７０マイクロコードは、
ＰＩＴエントリを生威し、そのメツセージからのＮＣ及
びＣ３Ｗに記入する。
この時点で、ＣＣが２または１に等しいという第３の選
択肢を見てみる。この点には、２つノ経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にととまっている、というものである、第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
−つ込みをポツプし、Ｃ５ＷをＳ／３７０記憶に配置し
、条件レジスタを１にセットして次の１項次命令に戻る
。
択肢を見てみる。この点には、２つノ経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にととまっている、というものである、第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
−つ込みをポツプし、Ｃ５ＷをＳ／３７０記憶に配置し
、条件レジスタを１にセットして次の１項次命令に戻る
。
（３）装置停止（第４４Ｃ図）−Ｓ／３７０マイクロコ
ードが装置停止命令のためにディスバッチから制御を受
け取る時、Ｓ／３７０マイクロフードは、アドレスされ
た装置状況テーブル・エントリのための条件コードをチ
エツクする。このと＠３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。
ードが装置停止命令のためにディスバッチから制御を受
け取る時、Ｓ／３７０マイクロフードは、アドレスされ
た装置状況テーブル・エントリのための条件コードをチ
エツクする。このと＠３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。
第１の選択肢の場合、条件コードが０または２に等しく
、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置停
止メツセージを送る。Ｓ／３７０マイクロコードは次に
、Ｓ／３７０Ｃ３Ｗ中の１６個の状況ビットをゼロにし
、条件レジスタを１にセットし、次の順次命令に戻る。
、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置停
止メツセージを送る。Ｓ／３７０マイクロコードは次に
、Ｓ／３７０Ｃ３Ｗ中の１６個の状況ビットをゼロにし
、条件レジスタを１にセットし、次の順次命令に戻る。
ところで、ＥＸＥＣ３７０が装置停止メツセージを受け
取る時、Ｅ Ｘ’ Ｅ Ｃ３７０はアドレスされた装置
上で適当な機能を実行し、正常割り込みメツセージを戻
す。ＣＣ＝１のとき、Ｓ／３７０マイクロコードはＰＩ
Ｔテーブルからの割り込みをポツプし、Ｃ８ＷをＳ／３
７０記憶中の適切な位置に配置し、条件レジスタを１に
セットして次の順次位置に行く。第３の選択肢の場合、
ＣＣは３に等しぐ、５７３７０マイクロコードは単に条
件レジスタを３に等しくなるようにセットして次の順次
命令に至る。
取る時、Ｅ Ｘ’ Ｅ Ｃ３７０はアドレスされた装置
上で適当な機能を実行し、正常割り込みメツセージを戻
す。ＣＣ＝１のとき、Ｓ／３７０マイクロコードはＰＩ
Ｔテーブルからの割り込みをポツプし、Ｃ８ＷをＳ／３
７０記憶中の適切な位置に配置し、条件レジスタを１に
セットして次の順次位置に行く。第３の選択肢の場合、
ＣＣは３に等しぐ、５７３７０マイクロコードは単に条
件レジスタを３に等しくなるようにセットして次の順次
命令に至る。
（４）Ｉ１０停止（第４４Ｃ図）−説明のこのレベルで
は、Ｉ／Ｏ停止の機能は、装置停止の機能と同一である
。
は、Ｉ／Ｏ停止の機能は、装置停止の機能と同一である
。
（５）Ｉ１０再開（第４４Ｄ図）−Ｓ／３７０システム
上では、ＲＩＯ命令は単に、命令を受け入れる前に、そ
のチャネルが動作するかどうかを調べるためにチエツク
するだけである。Ｓ／３７０マイクロコードは、別のＩ
１０命令の場合と同様に、特定のＣＵＡかどうかについ
てＣＣをチエツクしなくてはならない。ＣＡＷは参照さ
れず、ＣＣＷはこの命令の場合フェッチされない。
上では、ＲＩＯ命令は単に、命令を受け入れる前に、そ
のチャネルが動作するかどうかを調べるためにチエツク
するだけである。Ｓ／３７０マイクロコードは、別のＩ
１０命令の場合と同様に、特定のＣＵＡかどうかについ
てＣＣをチエツクしなくてはならない。ＣＡＷは参照さ
れず、ＣＣＷはこの命令の場合フェッチされない。
Ｓ／３７０マイクロコードがＩ１０命令再開のためにデ
ィスバッチから制御を受け取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチエツクする。ＣＣが０．１または２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタを０にセットし、次の順次命令に
至る。
ィスバッチから制御を受け取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチエツクする。ＣＣが０．１または２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタを０にセットし、次の順次命令に
至る。
ところで、ＥＸＥＣ３７０がＩ１０再開メツセージを受
け取る時、ＥＸＥＣ３７０は制御ユニット・アドレスを
調べ、前に中断されていたＩ１０動作を継続する。第２
の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイク
ロコードは単に条件レジスタを３にセットして次の順次
命令に行く。
け取る時、ＥＸＥＣ３７０は制御ユニット・アドレスを
調べ、前に中断されていたＩ１０動作を継続する。第２
の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マイク
ロコードは単に条件レジスタを３にセットして次の順次
命令に行く。
＜６）Ｉ１０開始（第４４Ｅ図）−Ｓ／３７０マイクロ
コードがＩ１０開始開作動ためにディスバッチから制御
を受け取る時、Ｓ／３７０マイクロコードは、装置状況
テーブル・エントリを見付けるために制御ユニット・ア
ドレスを使用する。
コードがＩ１０開始開作動ためにディスバッチから制御
を受け取る時、Ｓ／３７０マイクロコードは、装置状況
テーブル・エントリを見付けるために制御ユニット・ア
ドレスを使用する。
Ｓ／３７０マイクロコードは次に、条件コードをチエツ
クし、このとき４つの選択肢がある。すなわち、ＣＣが
Ｏに等しい、ＣＣが１に等しい、ＣＣが２に等しい、及
びＣＣが３に等しい、である。ＣＣがＯに等しい場合、
装置はレディであり、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０開始メッセ、−ジを送り、ＣＣを、
ビジーを意味する２に等しくセットし、条件レジスタを
、受領されたことを意味するＯにセットし、次の順次命
令に戻る。ところで、ＥＸＥＣ３７０がＩ１０開始メツ
セージを受け取る時、ＥＸＥＣ３７０は特定装置を見付
けるために制御ユニットアドレスを使用し、その装置上
で正常Ｉ１０動作を開始する。第２の選択肢の場合、Ｃ
Ｃは１に等しく、Ｓ／３７０マイクロコードが割り込み
をポツプして、そのＣ６ＷをＳ／３７０記憶中に配置し
、Ｃ８Ｗビジー・ビットをｒオン」にセットし、条件レ
ジスタを１にセットし、次の順次命令に至る。第３の選
択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイクロコ
ードはＣ８Ｗ及びＳ／３７０記憶位置４０Ｘを全てゼロ
にセットし、Ｃ８Ｗビジー・ビットをターン・オンし、
条件レジスタを１に等しくセットし、次の条件命令に行
く。第４の選択肢の場合、ＣＣは３に等しく、Ｓ／３７
０マイクロコーＦは単に、条件レジスタを３（これは装
置が動作しないことを意味する）にセットし、次の順次
命令に行く。
クし、このとき４つの選択肢がある。すなわち、ＣＣが
Ｏに等しい、ＣＣが１に等しい、ＣＣが２に等しい、及
びＣＣが３に等しい、である。ＣＣがＯに等しい場合、
装置はレディであり、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０開始メッセ、−ジを送り、ＣＣを、
ビジーを意味する２に等しくセットし、条件レジスタを
、受領されたことを意味するＯにセットし、次の順次命
令に戻る。ところで、ＥＸＥＣ３７０がＩ１０開始メツ
セージを受け取る時、ＥＸＥＣ３７０は特定装置を見付
けるために制御ユニットアドレスを使用し、その装置上
で正常Ｉ１０動作を開始する。第２の選択肢の場合、Ｃ
Ｃは１に等しく、Ｓ／３７０マイクロコードが割り込み
をポツプして、そのＣ６ＷをＳ／３７０記憶中に配置し
、Ｃ８Ｗビジー・ビットをｒオン」にセットし、条件レ
ジスタを１にセットし、次の順次命令に至る。第３の選
択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイクロコ
ードはＣ８Ｗ及びＳ／３７０記憶位置４０Ｘを全てゼロ
にセットし、Ｃ８Ｗビジー・ビットをターン・オンし、
条件レジスタを１に等しくセットし、次の条件命令に行
く。第４の選択肢の場合、ＣＣは３に等しく、Ｓ／３７
０マイクロコーＦは単に、条件レジスタを３（これは装
置が動作しないことを意味する）にセットし、次の順次
命令に行く。
＜７）Ｉ１０高速解放開始（第４４Ｆ図）−Ｓ／３７０
マイクロコードがディスバッチからＩ／Ｏ高速解放開始
命令を受け取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
ねチエツクする。このとき、ＣＣが０，１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣがＯｌ
ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受け取る時、もし可能なら
Ｉ１０命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むＣ８Ｗをもつ割り込みメツ
セージを返す。第２の選択肢の場合、条件コードは３に
等しく、Ｓ／３７０マイクロコードは単に条件レジスタ
を３にセットして次の順次命令に行く。
マイクロコードがディスバッチからＩ／Ｏ高速解放開始
命令を受け取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
ねチエツクする。このとき、ＣＣが０，１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣがＯｌ
ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受け取る時、もし可能なら
Ｉ１０命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むＣ８Ｗをもつ割り込みメツ
セージを返す。第２の選択肢の場合、条件コードは３に
等しく、Ｓ／３７０マイクロコードは単に条件レジスタ
を３にセットして次の順次命令に行く。
（８）Ｉ１０テスト（第４４Ｇ図）−Ｓ／３７０マイク
ロコードがＩ１０テストのための制御をディスバッチか
ら受け取る時、Ｓ／３７０マイクロコードは条件コード
わチエツクする。このとき、ＣＣがＯまたは３に等しい
、ＣＣが１に等しい、及びＣＣが２に等しい、という３
つの選択肢がある。ＣＣが０または３に等しい場合、マ
イクロコードは条件レジスタをＣＣ値に等しくセットし
、次の順次命令に行く。第２の選択肢の場合、ＣＣは１
に等しく、マイクロコードは割り込みをポツプしてＣ６
ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ８
Ｗ記憶済みを意味する１にセットして次の順次命令に至
る。第３の選択肢の場合、ＣＣは２に等しく、マイクロ
コードはＳ／３７０記憶中のＣ８Ｗ領域（４０Ｘ）をゼ
ロにし、条件レジスタを１に等しくセットし、次の順次
命令に行く。
ロコードがＩ１０テストのための制御をディスバッチか
ら受け取る時、Ｓ／３７０マイクロコードは条件コード
わチエツクする。このとき、ＣＣがＯまたは３に等しい
、ＣＣが１に等しい、及びＣＣが２に等しい、という３
つの選択肢がある。ＣＣが０または３に等しい場合、マ
イクロコードは条件レジスタをＣＣ値に等しくセットし
、次の順次命令に行く。第２の選択肢の場合、ＣＣは１
に等しく、マイクロコードは割り込みをポツプしてＣ６
ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ８
Ｗ記憶済みを意味する１にセットして次の順次命令に至
る。第３の選択肢の場合、ＣＣは２に等しく、マイクロ
コードはＳ／３７０記憶中のＣ８Ｗ領域（４０Ｘ）をゼ
ロにし、条件レジスタを１に等しくセットし、次の順次
命令に行く。
（９）チャネルＩＤ記憶（第４４Ｈ図）−Ｓ／３７０マ
イクロコードがディスバッチからチャネルＩＤ記憶のた
めの制御を受け取る時、Ｓ／３７０マイクロコードはチ
ャネル・アドレスをチエツクする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３７０記憶位置を、１６進八８から１
６進２０００００００にセットする。マイクロコードは
次に、条件レジスタをＯにセットし、次の順次命令に行
く。
イクロコードがディスバッチからチャネルＩＤ記憶のた
めの制御を受け取る時、Ｓ／３７０マイクロコードはチ
ャネル・アドレスをチエツクする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３７０記憶位置を、１６進八８から１
６進２０００００００にセットする。マイクロコードは
次に、条件レジスタをＯにセットし、次の順次命令に行
く。
（１０）チャネル・テスト（第４４Ｉ図）−Ｓ／３７０
マイクロコードがチャネル。テストのための制御をディ
スバッチから受け収る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次の順次命令に行く。
マイクロコードがチャネル。テストのための制御をディ
スバッチから受け収る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次の順次命令に行く。
第２の主要選択肢、すなわちチャネル・アドレス有効の
場合、マイクロコードはさらにこのチャネルがあるかど
うか全てのＤＳＴエントリをチエツクする。第１の主要
でない選択肢の場合は、マイクロコードが、この装置が
保留割り込みをもっことを意味するｃｃ＝ｉを有する特
定装置のためのＤＳＴエントリを発見した時に生じる。
場合、マイクロコードはさらにこのチャネルがあるかど
うか全てのＤＳＴエントリをチエツクする。第１の主要
でない選択肢の場合は、マイクロコードが、この装置が
保留割り込みをもっことを意味するｃｃ＝ｉを有する特
定装置のためのＤＳＴエントリを発見した時に生じる。
この場合、マイクロコードは条件レジスタを１に等しく
セットし、次の順次命令に行く。もしマイクロコードが
このチャネルのためのＤＳＴエントリのリストの底に到
達するなら、マイクロコードはＣＣ＝１のエントリを見
出さなかったということであり、次にＣＣ＝２の少なく
とも１つのエントリが存在するかどうかを調べるための
チエツクを行う。もしそうなら、これが第２の主要でな
い選択肢であり、この場合、マイクロコードは条件レジ
スタを２に等しくセットして次の順次命令に行く。さも
なければ、第３の主要でない選択肢が生じて、条件レジ
スタを○に等しくセットして次の順次命令に行く。
セットし、次の順次命令に行く。もしマイクロコードが
このチャネルのためのＤＳＴエントリのリストの底に到
達するなら、マイクロコードはＣＣ＝１のエントリを見
出さなかったということであり、次にＣＣ＝２の少なく
とも１つのエントリが存在するかどうかを調べるための
チエツクを行う。もしそうなら、これが第２の主要でな
い選択肢であり、この場合、マイクロコードは条件レジ
スタを２に等しくセットして次の順次命令に行く。さも
なければ、第３の主要でない選択肢が生じて、条件レジ
スタを○に等しくセットして次の順次命令に行く。
（１１）１次及び２次割り込み（第４４Ｊ及び４４に図
）−１次及び２次割り込みという用語は、Ｓ／３７０の
用語である。１次割り込みは、Ｉ１０１００ら生じるＣ
８Ｗ中に少なくとも１つのチャネル終了（ｃＥ）状況ビ
ットを含む。２次割り込みは、そのＩ１０１００ための
装置終了（ＤＥ）を含む第２の割り込みであるがまたは
、サービスを要求する装置によって開始される非同期割
り込みである。
）−１次及び２次割り込みという用語は、Ｓ／３７０の
用語である。１次割り込みは、Ｉ１０１００ら生じるＣ
８Ｗ中に少なくとも１つのチャネル終了（ｃＥ）状況ビ
ットを含む。２次割り込みは、そのＩ１０１００ための
装置終了（ＤＥ）を含む第２の割り込みであるがまたは
、サービスを要求する装置によって開始される非同期割
り込みである。
この説明のこのレベルでは、１次及び２次割り込みの間
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスクさ
れた割り込みと、Ｉ１０イネーブルされた割り込みの間
の差異は、Ｉｌｏがマスクされているかどうか、という
ことである。
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスクさ
れた割り込みと、Ｉ１０イネーブルされた割り込みの間
の差異は、Ｉｌｏがマスクされているかどうか、という
ことである。
すなわち、Ｓ／３７０プロセツサが、チャネルからやっ
てくる割り込みを受け入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受け
入れられないなら、チャネルはその割り込みをスタック
し、それは、５７３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣ８Ｗを構築してそれを
メツセージ中に格納し、そのメツセージはＳ／３７０マ
イクロコードに送られる。マイクロコードがその割り込
みメツセージを受け取る時、マイクロコードは、Ｉｌｏ
がマスクされているか、あるいはイネーブルさているか
どうかを見出すためにＳ／３７０マスクをチエツクする
。そして、もしそのＩｌｏがマスクされている（第４４
Ｊ図）なら、マイクロコードはその割り込みをスタック
する。割り込み処理をスタックすることの説明は、以下
で与える。Ｓ、、’３７０マイクロコードがマスクをチ
エツクしＩｌｏがイネーブルされているなら（第４４に
図）、割り込みをかける装置のＤＳＴＳツエントリ中件
コード・フィールドが、割り込みメツセージ中の次の条
件（ＮＣ）に等しくセットされ、そのメツセージからの
Ｃ８ＷがＳ／３７０記憶に入れられ、マイクロコードが
Ｉ１０割り込みの実行を引き起こす。
てくる割り込みを受け入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受け
入れられないなら、チャネルはその割り込みをスタック
し、それは、５７３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣ８Ｗを構築してそれを
メツセージ中に格納し、そのメツセージはＳ／３７０マ
イクロコードに送られる。マイクロコードがその割り込
みメツセージを受け取る時、マイクロコードは、Ｉｌｏ
がマスクされているか、あるいはイネーブルさているか
どうかを見出すためにＳ／３７０マスクをチエツクする
。そして、もしそのＩｌｏがマスクされている（第４４
Ｊ図）なら、マイクロコードはその割り込みをスタック
する。割り込み処理をスタックすることの説明は、以下
で与える。Ｓ、、’３７０マイクロコードがマスクをチ
エツクしＩｌｏがイネーブルされているなら（第４４に
図）、割り込みをかける装置のＤＳＴＳツエントリ中件
コード・フィールドが、割り込みメツセージ中の次の条
件（ＮＣ）に等しくセットされ、そのメツセージからの
Ｃ８ＷがＳ／３７０記憶に入れられ、マイクロコードが
Ｉ１０割り込みの実行を引き起こす。
＜１２）Ｓ／３７０ Ｉ１０マスク事象（第４４Ｌ図
）−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時Ｉｌｏがマスクされている
なら、割り込みは保留割り込みテーブル（ＰＩＴ）エン
トリ中にスタックされる。そして、後の時点で、Ｉ１０
割り込みのイネーブルをもたらすＳ／３７０事象が生じ
ることになる。このことは、ロードＰＳＷ命令、セット
・システム・マスク命令、またはマスクがＩ／Ｏをイネ
ーブルする何らかの割り込みである。ＰＳＷシステム・
マスクが、以前にマスクされたＩ／Ｏをイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付から
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中にＣＳＷを配置して１１０割り込みを実行する
。
）−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時Ｉｌｏがマスクされている
なら、割り込みは保留割り込みテーブル（ＰＩＴ）エン
トリ中にスタックされる。そして、後の時点で、Ｉ１０
割り込みのイネーブルをもたらすＳ／３７０事象が生じ
ることになる。このことは、ロードＰＳＷ命令、セット
・システム・マスク命令、またはマスクがＩ／Ｏをイネ
ーブルする何らかの割り込みである。ＰＳＷシステム・
マスクが、以前にマスクされたＩ／Ｏをイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付から
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中にＣＳＷを配置して１１０割り込みを実行する
。
以下に示すのは、直ぐ上で参照された処理の説明を与え
るものである。
るものである。
（１）スタックされた割り込み−スタックされた割り込
みという用語は、Ｓ／３７０ Ｉｌｏがマスク・オフ
された時Ｓ／３７０マイクロコードによって受け取られ
る割り込みメツセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況領域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあられすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰＩＴエントリを取
得し、それをこのＤＳＴエントリのためにＰＩＴリスト
の終端に連鎖し、そのＣ８ＷをＰＩＴエントリの状況フ
ィールド中に配置し、ＰＩＴエントリのＮＣフィールド
にＮＣ位を配置し、ＤＳＴのＣＣＷフィールドを「１」
にセットすることからなる。ＣＣを「１」にセットする
ことは、この装置に保留割り込みが存在することを示す
。
みという用語は、Ｓ／３７０ Ｉｌｏがマスク・オフ
された時Ｓ／３７０マイクロコードによって受け取られ
る割り込みメツセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況領域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあられすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰＩＴエントリを取
得し、それをこのＤＳＴエントリのためにＰＩＴリスト
の終端に連鎖し、そのＣ８ＷをＰＩＴエントリの状況フ
ィールド中に配置し、ＰＩＴエントリのＮＣフィールド
にＮＣ位を配置し、ＤＳＴのＣＣＷフィールドを「１」
にセットすることからなる。ＣＣを「１」にセットする
ことは、この装置に保留割り込みが存在することを示す
。
（２）割り込みポツプ−割り込みをポツプすることは、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
Ｃ８Ｗを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
Ｃ８Ｗを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
（３）ＥＸＥＣ３７０へのメツセージ送信（第４３図）
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣがＯに等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ１０開始メツセージである。このメツセージまた
はＳ／３７０マイクロコードが送る他のメツセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１６２中のメイルボックス−エントリ中のデー
タ・フィールドにそのメツセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰＵからＢＣＵへの要
求を発行し、それはＢＣＵ論理２５３によって受領され
る。Ｓ／３７０マイクロコードは次に、肯定応答の戻り
を待つ。
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣがＯに等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ１０開始メツセージである。このメツセージまた
はＳ／３７０マイクロコードが送る他のメツセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１６２中のメイルボックス−エントリ中のデー
タ・フィールドにそのメツセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰＵからＢＣＵへの要
求を発行し、それはＢＣＵ論理２５３によって受領され
る。Ｓ／３７０マイクロコードは次に、肯定応答の戻り
を待つ。
ところで、ＢＣＵ論理は、ＰＵからＢＣＵへの表示を受
け取る時、メイルボックスからＢＣＵ記憶２１０ヘデー
タを転送するために、記憶アクセス及びＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＢＣＵはＳ／３７０マイ
クロコードに肯定応答信号を返し、Ｓ／３７０マイクロ
コードは次にその次の順次命令を進める。それと同時に
、ＤＭＡＣ論理がシステム８８に割り込みをかける。ソ
フトウェア・ルーチンが制御を受け取り、動作の有効性
をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸＥＣ
３７０は次にワーク・キューからメツセージを取り出す
。
け取る時、メイルボックスからＢＣＵ記憶２１０ヘデー
タを転送するために、記憶アクセス及びＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＢＣＵはＳ／３７０マイ
クロコードに肯定応答信号を返し、Ｓ／３７０マイクロ
コードは次にその次の順次命令を進める。それと同時に
、ＤＭＡＣ論理がシステム８８に割り込みをかける。ソ
フトウェア・ルーチンが制御を受け取り、動作の有効性
をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸＥＣ
３７０は次にワーク・キューからメツセージを取り出す
。
（４）Ｓ／３７０マイクロコードに対するメツセージの
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくっがの異なるタイプがある。Ｓ
／３７０ Ｉ１０マスク事象（第４４Ｌ図）は、その
ような割り込みメツセージの例である。ＥＸＥＣ３７０
は、ＢＣＵ論理とインターフェースするＥＴＩＯマイク
ロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０から
Ｓ／３７０記憶へメツセージを転送するＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＥＣＵからＰＵへのメツ
セージがＳ／３７０マイクロコードへ送られ、割り込み
がシステム８８に送られ、このことはＥＴＩＯインター
フェース・ルーチンの、ＥＸＥＣ３７０への通知の送信
を引き起こす。
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくっがの異なるタイプがある。Ｓ
／３７０ Ｉ１０マスク事象（第４４Ｌ図）は、その
ような割り込みメツセージの例である。ＥＸＥＣ３７０
は、ＢＣＵ論理とインターフェースするＥＴＩＯマイク
ロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０から
Ｓ／３７０記憶へメツセージを転送するＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＥＣＵからＰＵへのメツ
セージがＳ／３７０マイクロコードへ送られ、割り込み
がシステム８８に送られ、このことはＥＴＩＯインター
フェース・ルーチンの、ＥＸＥＣ３７０への通知の送信
を引き起こす。
Ｅ１９．パス制御ユニット（ＢＣＵ）の動作（１）序論
前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣＵ１５ＧはＳ／３７０チツプ
・セットＩＳＯと、ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ１０素子からなるＩ１０サブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チツプ・セット１５０とＩ１０サブシステムは、パ
ス・アダプタ１５４を介して通信する。ｓ／８８主記憶
１６内のＳ／３７０記憶領域１６２は、場合によっては
基本的記憶モジュール（ＢＳＭ）１６２と呼ばれること
がある。ＢＣＵ１５６とパス・アダプタ１５４とを結合
する２組のアダプタ・パス・インターフェース線２４９
．２５０（チャネルＯ）及び２５１．２第２（チャネル
１）がある。
てみよう。すなわち、ＢＣＵ１５ＧはＳ／３７０チツプ
・セットＩＳＯと、ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ１０素子からなるＩ１０サブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チツプ・セット１５０とＩ１０サブシステムは、パ
ス・アダプタ１５４を介して通信する。ｓ／８８主記憶
１６内のＳ／３７０記憶領域１６２は、場合によっては
基本的記憶モジュール（ＢＳＭ）１６２と呼ばれること
がある。ＢＣＵ１５６とパス・アダプタ１５４とを結合
する２組のアダプタ・パス・インターフェース線２４９
．２５０（チャネルＯ）及び２５１．２第２（チャネル
１）がある。
ＢＣＵ１５６は、６４ＫＢローカル記憶２１０と、直接
アクセス・コントローラ（ＤＭＡＣ）２０９と、３２ビ
ツト・ローカル・アドレス・バス２４７と、３２ビツト
・ローカル・データ・バス２２３及びインターフェース
論理２０５を有する。
アクセス・コントローラ（ＤＭＡＣ）２０９と、３２ビ
ツト・ローカル・アドレス・バス２４７と、３２ビツト
・ローカル・データ・バス２２３及びインターフェース
論理２０５を有する。
前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。
のデータ転送チャネルをもつ。
チャネルＯ−メイルボックス・コマンドがＰＥ８５から
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
記憶領域１６２からローカル記憶２１０へ読み出される
。
ＢＣＵ１５６へ転送される。メツセージは、Ｓ／３７０
記憶領域１６２からローカル記憶２１０へ読み出される
。
チャネル１ − Ｓ／３７０ＰＥ８５のデータ書込。
データは、ローカル記憶２１０への転送のために、Ｓ／
３７０記憶領域１６２から読み取られる。
３７０記憶領域１６２から読み取られる。
チャネル２ − Ｓ／３７０ＰＥ８３のデータ読取。
データは、ローカル記憶２１０からＳ／３７０記憶領域
１Ｇ２に転送される。
１Ｇ２に転送される。
チャネル３ − ＢＣｔＪ１５６からＳ／３７０ＰＥ
８５への高優先順位メツセージ転送。メツセージは、ロ
ーカル記憶２１０からＳ／３７０記憶領域１６２に転送
される。
８５への高優先順位メツセージ転送。メツセージは、ロ
ーカル記憶２１０からＳ／３７０記憶領域１６２に転送
される。
ＤＭＡＣ２０９は、バス・アダプタ１５４とローカル記
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのための１１０及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
イルボックス・ロードのための１１０及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
ＢＣＵ論理２０６は、ローカル・バス調停ユニット２１
６を有し、そこにおいて、Ｓ／８８ ＰＥ６２とＤＭＡ
Ｃ２０９が、ローカル・バス、すなわち、データ・バス
２２３及びアドレス・バス２４７に対するアクセスを求
めて競合する。ＰＥ６２「パス要求Ｊ ｔＢｌ ９０は
、以下のアドレスく第４１Ｃ図参照）がアドレス・デコ
ード及び調停ユニット２１６によって検出される時はい
つでもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、ＢＳＭ書込セレクト・アップ、ＢＳＭ書込セレクト
・アップ、及びＢＣ１Ｊ状況読取を含む、ＢＣＵによっ
て指示されたコマンド；ローカル・バス割り込み肯定応
答サイクル；及びＤＭＡＣによって指示された読取また
は書込レジスタ・コマンドである。
６を有し、そこにおいて、Ｓ／８８ ＰＥ６２とＤＭＡ
Ｃ２０９が、ローカル・バス、すなわち、データ・バス
２２３及びアドレス・バス２４７に対するアクセスを求
めて競合する。ＰＥ６２「パス要求Ｊ ｔＢｌ ９０は
、以下のアドレスく第４１Ｃ図参照）がアドレス・デコ
ード及び調停ユニット２１６によって検出される時はい
つでもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、ＢＳＭ書込セレクト・アップ、ＢＳＭ書込セレクト
・アップ、及びＢＣ１Ｊ状況読取を含む、ＢＣＵによっ
て指示されたコマンド；ローカル・バス割り込み肯定応
答サイクル；及びＤＭＡＣによって指示された読取また
は書込レジスタ・コマンドである。
ＤＭＡＣバス要求線２６９は、ＤＭＡＣシーケンス（ロ
ーカル記憶２１０の読取または書込）、またはリンク・
リスト・ロード・シーケンス（ローカル記憶からの読取
）のためにローカル・バス２２３．２４７の制御を得た
いと望む時にアクティブとなる。バス許可線２６８は、
ローカル・バスの制御が論理２１６によってＤＭＡＣ２
０９に与えられた時に立ち上げられる。線１９１は、制
御がＰＥ６２に与えられているなら立ち上げられる。
ーカル記憶２１０の読取または書込）、またはリンク・
リスト・ロード・シーケンス（ローカル記憶からの読取
）のためにローカル・バス２２３．２４７の制御を得た
いと望む時にアクティブとなる。バス許可線２６８は、
ローカル・バスの制御が論理２１６によってＤＭＡＣ２
０９に与えられた時に立ち上げられる。線１９１は、制
御がＰＥ６２に与えられているなら立ち上げられる。
ＢＣＵ論理２０５は、バス・アダプタ１５４とＩ１０サ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネルＯ及び１上の
バス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネルＯ及び１上の
バス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ＢＣＵ論理２０５は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２時の個別の転送に分割される。ＢＣ１Ｊ１５６が
その第１の転送のための６４バイト境界までのワードの
数を計算する。これは、バス・アダプタ１５４に対する
開始アドレスとともに提供される。残りのワードは、新
しいアドレスとともに、後のコマンド（ＢＳＭ読収読取
ＳＭ書込）によってバス・アダプタ１５４に提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求が生じる時、Ｉ１０デー
タ転送（６４バイト境界上）の優先使用を与える。高優
先順位メツセージ及びメイルボックス読取要求は、ＢＣ
Ｕ１６Ｂ上で同時に処理することができる。’ｒ Ｂ
Ｓ Ｍ読取」及びｒＢＳＭ書込」は、ＢＣＵ２６ｅ中で
同時に処理することができる。
界交差を検出する。もしこれが生じると、そのブロック
は、２時の個別の転送に分割される。ＢＣ１Ｊ１５６が
その第１の転送のための６４バイト境界までのワードの
数を計算する。これは、バス・アダプタ１５４に対する
開始アドレスとともに提供される。残りのワードは、新
しいアドレスとともに、後のコマンド（ＢＳＭ読収読取
ＳＭ書込）によってバス・アダプタ１５４に提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求が生じる時、Ｉ１０デー
タ転送（６４バイト境界上）の優先使用を与える。高優
先順位メツセージ及びメイルボックス読取要求は、ＢＣ
Ｕ１６Ｂ上で同時に処理することができる。’ｒ Ｂ
Ｓ Ｍ読取」及びｒＢＳＭ書込」は、ＢＣＵ２６ｅ中で
同時に処理することができる。
ＢＣＵ１５６は次のような４つのＩ１０動作を実行する
。
。
メイルボックス読取動作：これは、「ＰＵからＢＣｔＪ
Ｗ求」線２５６ａを介して、Ｓ／３７０Ｉ１０命令マイ
クロコードによって開始される。
Ｗ求」線２５６ａを介して、Ｓ／３７０Ｉ１０命令マイ
クロコードによって開始される。
メイルボックス１８８は、Ｓ／３７０ ＢＳＭＩ６２
中にある。それは、Ｉ１０サブシステム（Ｉ１０開始な
ど〉によって実行されることになるＩ／Ｏコマンドを記
憶するために使用される。それはまた、Ｉ１０サブシス
テムがＰＥ８５から受領する状況または他の情報をも含
む。「メイルボックス・セレクト・アップ」コマンドは
、「ＰＵからＢＣＵ選択線」２１０がアダプタ・バス・
チャネルＯ上で活動化される時にＢＣＵ１５６によって
開始される。Ｓ／３７０ Ｉ１０書込動作（アダプタ
・バス・チャネル０）は、もしｒＰＵからＢＣＩＪへの
要求」、がＳ／３７０ＰＥ８６によって活動化されるな
ら、６４バイト境界上で優先使用される。
中にある。それは、Ｉ１０サブシステム（Ｉ１０開始な
ど〉によって実行されることになるＩ／Ｏコマンドを記
憶するために使用される。それはまた、Ｉ１０サブシス
テムがＰＥ８５から受領する状況または他の情報をも含
む。「メイルボックス・セレクト・アップ」コマンドは
、「ＰＵからＢＣＵ選択線」２１０がアダプタ・バス・
チャネルＯ上で活動化される時にＢＣＵ１５６によって
開始される。Ｓ／３７０ Ｉ１０書込動作（アダプタ
・バス・チャネル０）は、もしｒＰＵからＢＣＩＪへの
要求」、がＳ／３７０ＰＥ８６によって活動化されるな
ら、６４バイト境界上で優先使用される。
Ｓ／３７０ Ｉ１０読取及び書込動作：これは、アダ
プタ・バス・チャネル０及び１上での、Ｓ／３７０記憶
１６２とＩ１０装置の間のデータ転送（最大４ＫＢブロ
ツク）を用意する。全てのデータ転送は、ｒＢＳＭセレ
クト・アップ」アダプタ゛バス゛コマンドを介して、Ｉ
１０サブシステムによって開始される。
プタ・バス・チャネル０及び１上での、Ｓ／３７０記憶
１６２とＩ１０装置の間のデータ転送（最大４ＫＢブロ
ツク）を用意する。全てのデータ転送は、ｒＢＳＭセレ
クト・アップ」アダプタ゛バス゛コマンドを介して、Ｉ
１０サブシステムによって開始される。
高優先順位メツセージ転送： Ｉ１０サブシステムから
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アップ」コマンドを介して、ＢＣＵ
１５６から開始される。もし、高優先順位メツセージ要
求が生じるなら、Ｓ／３７０ Ｉ１０読取動作（アダ
プタ・バス・チャネル１）が６４バイト境界上で優先使
用されることになる。
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アップ」コマンドを介して、ＢＣＵ
１５６から開始される。もし、高優先順位メツセージ要
求が生じるなら、Ｓ／３７０ Ｉ１０読取動作（アダ
プタ・バス・チャネル１）が６４バイト境界上で優先使
用されることになる。
Ｅ２０．Ｓ／３７０ Ｉ１０開始シーケンス・フロー
、概要及び詳１説明 「Ｉ／Ｏ開始命令Ｓ■０」、「チャネル・アドレス・ワ
ードＣＡ Ｗ Ｊ及び「チャネル制御ワードＣＣＷ Ｊ
が、Ｓ／３７０記憶１８２中の予定の「メイルボックス
」位置中に記憶される。この情報は、ＢＣＵインターフ
ェース論理２０５及びバス・アダプタ１５４を介してロ
ーカル記憶２１０に渡される。
、概要及び詳１説明 「Ｉ／Ｏ開始命令Ｓ■０」、「チャネル・アドレス・ワ
ードＣＡ Ｗ Ｊ及び「チャネル制御ワードＣＣＷ Ｊ
が、Ｓ／３７０記憶１８２中の予定の「メイルボックス
」位置中に記憶される。この情報は、ＢＣＵインターフ
ェース論理２０５及びバス・アダプタ１５４を介してロ
ーカル記憶２１０に渡される。
第１８図に示されているＤＭＡＣチャネル０レジスタは
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ Ｐ Ｅ ６２によって、「リンク・アレ
イ連鎖モード」で動作するようにプログラムされること
になる。ＰＥ６２は、ローカル記ｔ１２１０（第４１Ｈ
図）中の一連の「リンク・リスト（テーブル）」をセッ
トアツプすることによって、このモードを初期化する。
、メイルボックス読取動作のために使用される。それら
は、Ｓ／８８ Ｐ Ｅ ６２によって、「リンク・アレ
イ連鎖モード」で動作するようにプログラムされること
になる。ＰＥ６２は、ローカル記ｔ１２１０（第４１Ｈ
図）中の一連の「リンク・リスト（テーブル）」をセッ
トアツプすることによって、このモードを初期化する。
それは次に、第１の「最先にリンクされたリスト・アド
レス」をＤＭＡＣチャネルＯベース・アドレス・レジス
タ（３２ビツト）ＢＡＲにセットすることになる。この
アドレスは、リンクされたリスト・データの記憶２１０
中の最初の位置を指し示すことになる。
レス」をＤＭＡＣチャネルＯベース・アドレス・レジス
タ（３２ビツト）ＢＡＲにセットすることになる。この
アドレスは、リンクされたリスト・データの記憶２１０
中の最初の位置を指し示すことになる。
ＤＭＡＣ’ＰＣＬＪ （周辺制御１り２５７ａは、Ｐ
Ｅ６２によって、ＰＣＬＩｉ２６７ａが活動化される時
はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り込み
人力線２５８を活動化させるようにプログラムされるこ
とになる。’ＰＣＬＪ 線２５７ａは、アダプタ・バッ
ファ２５９を介する主記憶１６２からローカル記憶２１
０へのメイルボックス・データ転送の完了に続いて活動
化されることになる。その割り込みは、Ｓ／８８プロセ
ツサＰＥ６２に、メイルボックス・ロードが丁度完了し
たことを通知する。
Ｅ６２によって、ＰＣＬＩｉ２６７ａが活動化される時
はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り込み
人力線２５８を活動化させるようにプログラムされるこ
とになる。’ＰＣＬＪ 線２５７ａは、アダプタ・バッ
ファ２５９を介する主記憶１６２からローカル記憶２１
０へのメイルボックス・データ転送の完了に続いて活動
化されることになる。その割り込みは、Ｓ／８８プロセ
ツサＰＥ６２に、メイルボックス・ロードが丁度完了し
たことを通知する。
リンク・リスト・データ（第４１Ｈ図）は、次のものか
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
Ｓ／８８プロセツサＰＥ６２は、ＤＭＡＣチャネル０ベ
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
５７８８プロセツサＰＥ６２は、チャネル０チャネル制
御レジスタ２１４のビット７（開始ビット）中に「１」
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のようにしてその
チャネル０レジスタ中に最初のリンク・リストを読み込
む。
御レジスタ２１４のビット７（開始ビット）中に「１」
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のようにしてその
チャネル０レジスタ中に最初のリンク・リストを読み込
む。
メモリ・アドレス・レジスタ２１９中への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタ２１４に対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタ２１４への
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５が「Ｉ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルポック２Ｊ位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、バス・アダプタ１５４のベース・レジスタ
に格納される。
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタ２１４に対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタ２１４への
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５が「Ｉ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルポック２Ｊ位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、バス・アダプタ１５４のベース・レジスタ
に格納される。
Ｓ／３７０ Ｐ Ｅ ８５は、ビット１１をアクティブ
にすることによって、プロセッサ・バスを介して’ Ｌ
Ｄ ＯＳ ＣＷ Ｊ制御ＯＰを発行する。このこと
は、バス・プロセッサ１５４中の制（卸ワード中の「Ｐ
ＵからＢＣＵへの要求」ビットをオンにセットする。も
し、Ｉ１０データ転送の間に「ＰＵからＢＣＵ要求」が
生じたなら、ＢＣＵ１５６はメイルボックス・ロードを
行わせるために、６４バイト境界上でＩ１０転送を優先
使用することになる。
にすることによって、プロセッサ・バスを介して’ Ｌ
Ｄ ＯＳ ＣＷ Ｊ制御ＯＰを発行する。このこと
は、バス・プロセッサ１５４中の制（卸ワード中の「Ｐ
ＵからＢＣＵへの要求」ビットをオンにセットする。も
し、Ｉ１０データ転送の間に「ＰＵからＢＣＵ要求」が
生じたなら、ＢＣＵ１５６はメイルボックス・ロードを
行わせるために、６４バイト境界上でＩ１０転送を優先
使用することになる。
ＢＣＵ１５６は次に、バス２９０上で、第４５Ａ図に示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０．１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４５Ｂｌ］に示すフォーマットでバス２９
０を介してレジスタ２１９中に記憶される。
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０．１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４５Ｂｌ］に示すフォーマットでバス２９
０を介してレジスタ２１９中に記憶される。
尚、第４６Ｂ図で、ビット７は記ｆｆ１１６２中の■○
Ａ領域を識別し、ビット２４乃至２６はＢＣＵチャネル
番号であり、ビット２７乃至３１は、メイルボックス・
オフセットである。
Ａ領域を識別し、ビット２４乃至２６はＢＣＵチャネル
番号であり、ビット２７乃至３１は、メイルボックス・
オフセットである。
ＢＣｔＪ１５６が、レジスタ２１４及び２１９に値を格
納することによって、コマンド／状況バス２４９及びア
ドレス／データ・バス２５０を活動化した後、ＢＣＵ１
５６は、バス・アダプタからのデータを待つ。ＢＣＵ１
５８は、「タグ・ダウン」１２６２ｂをサンプリングす
ることによってこれを行う。「タグ・ダウン」がバス・
アダプタ１５４によって非活動化される時（データ・レ
ディ）、メイルボックス・データの最初の４バイトは２
つのチャネルＯサブサイクルを介してチャネルＯ読取バ
ッファ２２６中にラッチされる。
納することによって、コマンド／状況バス２４９及びア
ドレス／データ・バス２５０を活動化した後、ＢＣＵ１
５６は、バス・アダプタからのデータを待つ。ＢＣＵ１
５８は、「タグ・ダウン」１２６２ｂをサンプリングす
ることによってこれを行う。「タグ・ダウン」がバス・
アダプタ１５４によって非活動化される時（データ・レ
ディ）、メイルボックス・データの最初の４バイトは２
つのチャネルＯサブサイクルを介してチャネルＯ読取バ
ッファ２２６中にラッチされる。
ＢＣＵ論理２５３は次に、ＤＭＡＣ２０９のチャネル０
上の「要求」線２６３ａを立ち上げる。ＤＭＡＣ２０９
は次に、ローカル・バス調停回路２１６に対する線２６
９に、「バス要求」（ＢＲ）を立ち上げる。もしローカ
ル・バスがＳ／８８プロセツサ６２に上って使用されて
いないなら、ＤＭＡＣ２０９に対するバス許可線（ＢＧ
）を介してバス・アクセスが許可される。ＤＭＡＣ２０
９は次に、ＭＡＲからアドレス・バス２４７に対して（
記憶２１０中の）ＷＱＢローカル・メイルボックスの開
始アドレスを転送し、’ＡＣＫＯＪ （ＤＭＡＣチャ
ネル０肯定応答）線２６４ａを立ち上げる。ｒＡｃＫＯ
」（８号は、バッファ２２６から、データ・バス２２３
を介しての、記憶２１０中のＷＱＢのローカル・メイル
ボックス部分に対するデータの転送を開始する。
上の「要求」線２６３ａを立ち上げる。ＤＭＡＣ２０９
は次に、ローカル・バス調停回路２１６に対する線２６
９に、「バス要求」（ＢＲ）を立ち上げる。もしローカ
ル・バスがＳ／８８プロセツサ６２に上って使用されて
いないなら、ＤＭＡＣ２０９に対するバス許可線（ＢＧ
）を介してバス・アクセスが許可される。ＤＭＡＣ２０
９は次に、ＭＡＲからアドレス・バス２４７に対して（
記憶２１０中の）ＷＱＢローカル・メイルボックスの開
始アドレスを転送し、’ＡＣＫＯＪ （ＤＭＡＣチャ
ネル０肯定応答）線２６４ａを立ち上げる。ｒＡｃＫＯ
」（８号は、バッファ２２６から、データ・バス２２３
を介しての、記憶２１０中のＷＱＢのローカル・メイル
ボックス部分に対するデータの転送を開始する。
’ＤＴＡＣＫＪ線２６５が、ＤＭＡＣ２０９に、動作が
完了したことを知らせるために活動化される。
完了したことを知らせるために活動化される。
ＢＣＵクロック信号（第２５図〉は、バッファ２６９か
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・バス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する。
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・バス（「タグ・アップ」／「タグ・ダウン」）
シーケンスを実行する。
ＤＭＡＣサイクルが完了した時（ＤＴＡＣＫアクティブ
）、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デー
タ転送完了Ｊ （ＤＴＣ）線２６７を立ち上げ、ＢＣ
Ｕ揄理２５３は次に、レジスタ２２６からＷＱＢメイル
ボックスへの第２の４バイトの読取を行うために！ ２
６３ ａ上にＤＭＡＣ２０９に対する別の「要求」を発
行する。ＤＭＡＣサイクルは、メイルボックス・データ
の全体（１６バイト）が転送されてしまう（４０−カル
・パス・サイクル）まで、反復される。ｒＰＣＬＪ線２
５７ａは、次に、ＢＣＵ論理２５３によってＤＭＡＣ２
０９に対して活動化される。このことは、ＤＭＡＣ２０
９からＳ／８８プロセッサ優先順位エンコーダ／割り込
み論理２１２に対するｒｌＲＱＪ線２５８の活動化を引
き起こす。ＰＥ６２は次に、メイルボックス要求を処理
する。
）、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デー
タ転送完了Ｊ （ＤＴＣ）線２６７を立ち上げ、ＢＣ
Ｕ揄理２５３は次に、レジスタ２２６からＷＱＢメイル
ボックスへの第２の４バイトの読取を行うために！ ２
６３ ａ上にＤＭＡＣ２０９に対する別の「要求」を発
行する。ＤＭＡＣサイクルは、メイルボックス・データ
の全体（１６バイト）が転送されてしまう（４０−カル
・パス・サイクル）まで、反復される。ｒＰＣＬＪ線２
５７ａは、次に、ＢＣＵ論理２５３によってＤＭＡＣ２
０９に対して活動化される。このことは、ＤＭＡＣ２０
９からＳ／８８プロセッサ優先順位エンコーダ／割り込
み論理２１２に対するｒｌＲＱＪ線２５８の活動化を引
き起こす。ＰＥ６２は次に、メイルボックス要求を処理
する。
ＤＭＡＣ２０９がリンク・リストからのそのチャネルＯ
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２５３からのチャネル０’ＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、Ｓ／８８プロセツサ６２
が環状リンク・リストを制御し、ＢＣ１Ｊ１５６が、「
ＲＥＱＪ線２６３ａを非活動性に維持することによって
データ転送を保留する。もし「リストの終了」条件によ
ってチャネル０が停止すると、Ｓ／８８プロセツサは終
了割り込みを受け取って適当な時チャネルＯを再開始す
る。
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２５３からのチャネル０’ＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、Ｓ／８８プロセツサ６２
が環状リンク・リストを制御し、ＢＣ１Ｊ１５６が、「
ＲＥＱＪ線２６３ａを非活動性に維持することによって
データ転送を保留する。もし「リストの終了」条件によ
ってチャネル０が停止すると、Ｓ／８８プロセツサは終
了割り込みを受け取って適当な時チャネルＯを再開始す
る。
Ｅ２１．Ｓ／３７０ Ｉ１０データ転送シーケンス・
フロー、−数的説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによる”ＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「Ｉ１０開始」のためにＣＣＷから導出される。
フロー、−数的説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによる”ＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「Ｉ１０開始」のためにＣＣＷから導出される。
データは、Ｓ／８８プロセツサ６２によって、各Ｉ／Ｏ
装置と、ローカル記憶２１０中のローカル・バッファの
間で移動される。
装置と、ローカル記憶２１０中のローカル・バッファの
間で移動される。
ローカル記憶２１０は、Ｓ／８８プロセツサ６２によっ
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
これらのブロックのうちの選択された１つのための開始
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０１１０書込動作
（Ｉｌｏに対するＳ／３７０記憶１６２の書込）のため
に予約されている。アダプタ・データ・バッファ２５９
＜６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ１０書込動ｆｉｌ！（Ｓ／３７０メモリ１６２
からローカル記憶２１０へのデータ転送）のために予約
されている。このバッファは、チャネルｌアダプタ・パ
ス２４９．２５０に関連づけられている。バッファ２６
０ （６４バイト）は、（Ｓ／３７０に対する）メツセ
ージ書込及びＳ／３７０ Ｉ１０読取動作（ローカル
記憶２１０からＳ／３７０メモリ１６２へのデータ転送
）のために予約されている。このバッファは、チャネル
ｌアダプタ・パス２５１．２５２と関連付けられている
。Ｓ／８８プロセツサ６２は、ＤＭＡＣチャネル１及び
２のメモリ・アドレス・レジスタの高位ワードをゼロに
初期化する。このことは、ローカル記憶２１０が１６ビ
ツト以上のアドレスを必要としないので、これらのレジ
スタが動作シーケンスの間にロードされた時に、余分の
パス・サイクルを節約するものである。
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０１１０書込動作
（Ｉｌｏに対するＳ／３７０記憶１６２の書込）のため
に予約されている。アダプタ・データ・バッファ２５９
＜６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ１０書込動ｆｉｌ！（Ｓ／３７０メモリ１６２
からローカル記憶２１０へのデータ転送）のために予約
されている。このバッファは、チャネルｌアダプタ・パ
ス２４９．２５０に関連づけられている。バッファ２６
０ （６４バイト）は、（Ｓ／３７０に対する）メツセ
ージ書込及びＳ／３７０ Ｉ１０読取動作（ローカル
記憶２１０からＳ／３７０メモリ１６２へのデータ転送
）のために予約されている。このバッファは、チャネル
ｌアダプタ・パス２５１．２５２と関連付けられている
。Ｓ／８８プロセツサ６２は、ＤＭＡＣチャネル１及び
２のメモリ・アドレス・レジスタの高位ワードをゼロに
初期化する。このことは、ローカル記憶２１０が１６ビ
ツト以上のアドレスを必要としないので、これらのレジ
スタが動作シーケンスの間にロードされた時に、余分の
パス・サイクルを節約するものである。
（Ａ）Ｉ１０書込動作（Ｓ／３７０記憶１６２からロー
カル記憶２１０へ） Ｓ７８８プロセツサ６２は、第４５Ｃ図に示すように（
パス１６１ａ、ドライバ２１７、パス２４７及びラッチ
２３３を介して）ＤＭＡＣアドレス及びデータ・パス２
４８上に情報を配置することにより、ＤＭＡＣチャネル
１メモリ・アドレス・レジスタＭＡＲ中にローカル・バ
ッファ開始アドレスをセットする。尚、第４５Ｃ図で、
ピッ）３１−０８＝００７ＥＯＯ＝ ｒＤＭＡＣレジス
タ選択」コマンドであり、ビット０７−０７−００＝Ｄ
チヤネル１メモリ・アドレス・レジスタ（低）選択であ
る。Ｓ／８８は、バス上の最上位及び最下位ビットをそ
れぞれ「３１」及びｒＱ。
カル記憶２１０へ） Ｓ７８８プロセツサ６２は、第４５Ｃ図に示すように（
パス１６１ａ、ドライバ２１７、パス２４７及びラッチ
２３３を介して）ＤＭＡＣアドレス及びデータ・パス２
４８上に情報を配置することにより、ＤＭＡＣチャネル
１メモリ・アドレス・レジスタＭＡＲ中にローカル・バ
ッファ開始アドレスをセットする。尚、第４５Ｃ図で、
ピッ）３１−０８＝００７ＥＯＯ＝ ｒＤＭＡＣレジス
タ選択」コマンドであり、ビット０７−０７−００＝Ｄ
チヤネル１メモリ・アドレス・レジスタ（低）選択であ
る。Ｓ／８８は、バス上の最上位及び最下位ビットをそ
れぞれ「３１」及びｒＱ。
として識別子、これはＳ／３７０プロトコルとは逆であ
ることに留意されたい。
ることに留意されたい。
第４５Ｄ図（ＭＡＲ用）に示されている内容は、データ
・バス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル゛バッフ
ァの開始アドレスである。その高位データ・バス・ビッ
ト（３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−○Ｏ）部分にロードされる。Ｍ、
ＡＲの高位ビット（３１−１６）は、初期化の間にＯに
セットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセ
ツサＣＰＵに対して、ＥＣＵ論理２５３を介する１６ビ
ツト・ボート’ Ｄ Ｓ Ａ ＣＫ 」信号線２６６ａ
、ｂで応答する。Ｓ／８８プロセツサ６２は、ローカル
・アドレス・バス２４７上に、ＢＣＵデータ（バイト・
カウント、記憶キー アダプタ・バス優先順位及びカス
タマ／ＩＯＡ空間データ）及びＤＭＡＣチャネル１メモ
リ転送カウント・データを配置する。第４５Ｅ図は、ア
ドレス・パス上のコマンドを示し、ここで、３１−０８
＝００７４００＝ ｒＤＭＡｃレジスタ選沢ｊコマンド
、 ０７−００＝ＢＣ１Ｊ選択及びＤＭＡＣチャネルＩＭＴ
Ｃ選択 バイト・カウント、（ｃＣＷから導出された）記憶キー
、アダプタ・バス優先順位、及びカスタマ／■○Ａ空間
ビットは、Ｓ／８８プロセツサ６２によって第４５Ｆ図
に示すフォーマットでデータ・バス２２３上に配置され
、ここで、そのビット指定は次のとおりである。
・バス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル゛バッフ
ァの開始アドレスである。その高位データ・バス・ビッ
ト（３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−○Ｏ）部分にロードされる。Ｍ、
ＡＲの高位ビット（３１−１６）は、初期化の間にＯに
セットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセ
ツサＣＰＵに対して、ＥＣＵ論理２５３を介する１６ビ
ツト・ボート’ Ｄ Ｓ Ａ ＣＫ 」信号線２６６ａ
、ｂで応答する。Ｓ／８８プロセツサ６２は、ローカル
・アドレス・バス２４７上に、ＢＣＵデータ（バイト・
カウント、記憶キー アダプタ・バス優先順位及びカス
タマ／ＩＯＡ空間データ）及びＤＭＡＣチャネル１メモ
リ転送カウント・データを配置する。第４５Ｅ図は、ア
ドレス・パス上のコマンドを示し、ここで、３１−０８
＝００７４００＝ ｒＤＭＡｃレジスタ選沢ｊコマンド
、 ０７−００＝ＢＣ１Ｊ選択及びＤＭＡＣチャネルＩＭＴ
Ｃ選択 バイト・カウント、（ｃＣＷから導出された）記憶キー
、アダプタ・バス優先順位、及びカスタマ／■○Ａ空間
ビットは、Ｓ／８８プロセツサ６２によって第４５Ｆ図
に示すフォーマットでデータ・バス２２３上に配置され
、ここで、そのビット指定は次のとおりである。
３１−２７需予約
２６＝高位バイト・カウント。このビットは、最大バイ
ト・カウント（４にバイト〉が転送されっつあるときの
み１となる。
ト・カウント（４にバイト〉が転送されっつあるときの
み１となる。
２６−１６＝ＤＭＡＣチャネルＩＭＴＣレジスタにロー
ドされるバイト・カウント ２６−１４＝ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（最大４０９６）。そのカウントの少なく
とも一部は、バイト・カウント動作において後で説明す
るようにレジスタ２２１にロードされる。バス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１ １１１１ １１１１という
カウントを必要とする。それゆえ、ＢＣＵ１６６は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１５−１４とともにバス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。
ドされるバイト・カウント ２６−１４＝ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（最大４０９６）。そのカウントの少なく
とも一部は、バイト・カウント動作において後で説明す
るようにレジスタ２２１にロードされる。バス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１ １１１１ １１１１という
カウントを必要とする。それゆえ、ＢＣＵ１６６は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１５−１４とともにバス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。
１６−１４＝ 下位バイト・カウント・ビットＢＣｔ
１１５６゜これらのビットは、ダブル・バイト境界から
のバイト・オフセット−１（バス・アダプタ条件のため
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１６６によっては使用されない。というのは、
それらはダブル・ワードしか転送しないからである。そ
れらは、Ｓ／３７０ ＢＳＭ１６２に提供するために
、バス・アダプタ１５４に渡される。
１１５６゜これらのビットは、ダブル・バイト境界から
のバイト・オフセット−１（バス・アダプタ条件のため
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１６６によっては使用されない。というのは、
それらはダブル・ワードしか転送しないからである。そ
れらは、Ｓ／３７０ ＢＳＭ１６２に提供するために
、バス・アダプタ１５４に渡される。
１、３−１２ ＝ アダプタ・バス・チャネル優先順
位 ０７＝ カスタマ／ＩＯＡ空間ビット０６＝ Ｓ／
８８プロセツサは、１つの追加的ローカル記憶が必要で
あることを示すためにこのビット（１）を活動化する。
位 ０７＝ カスタマ／ＩＯＡ空間ビット０６＝ Ｓ／
８８プロセツサは、１つの追加的ローカル記憶が必要で
あることを示すためにこのビット（１）を活動化する。
このことは、開始Ｓ／３７０記憶アドレスがダブルワー
ド（３２ビツト）境界上にない時に生じる。全てのＢＣ
Ｕアドレスはダブルワード境界上で開始しなくてはなら
ないので、最初のアクセスは指定された開始アドレスに
あるバイトを含み、先行するバイトがそのダブルワード
・アドレスに含まれる。先行バイトは棄却される。
ド（３２ビツト）境界上にない時に生じる。全てのＢＣ
Ｕアドレスはダブルワード境界上で開始しなくてはなら
ないので、最初のアクセスは指定された開始アドレスに
あるバイトを含み、先行するバイトがそのダブルワード
・アドレスに含まれる。先行バイトは棄却される。
０６−００＝ 予約済み
ＤＭＡＣ２０９は、そのデータ・バスの高位ワード（す
なわち、バイト・カウント）を、チャネルＩＭＴＣレジ
スタにロードすることになる。
なわち、バイト・カウント）を、チャネルＩＭＴＣレジ
スタにロードすることになる。
ＢＣＩＪは、次のようにデータ・バス内容を把捉する。
ビット２６−１４ − ＢＳＭ読取セレクト・アップ
・カウンタ２２０に対して ビット１３−０６ − アダプタ・バス・チャネルＯＡ
／Ｄレジスタ２１９に対して（但し再配列されて） １つの５７８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡｃチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０１００１０１０）、ＢＣＵ１５６及
びＤＭＡＣ２０９に１つのＳ／８８プロセツサ・コマン
ドをロードするためには次の動作が行なわれる。すなわ
ち、ＢＣＵ１６６はアドレス・ビット１を反転してそれ
を別のレジスタ選択ビットとともにＤＭＡＣ２０９に提
供する。このことは、チャネル１のためのＤＭＡＣ２０
９を適切に選択する（アドレス、ビット０７−００＝０
１００１０１０）ことを可能ならしめる。このことは、
チャネル２Ｉ／Ｏ読取動作のためのＭＴＣレジスタの選
択にも当てはまる。ＤＭＡ、Ｃ２０９は、ＢＣＵ論理２
５３に対して、１ｌ１２６ｓ上の’ＤＴＡＣＫＪ信号で
応答する。ＢＣＵ論理２５３は、’ＤＴＡＣＫＪ信号を
、５７８８プロセツサ６２に対する、線２６６ａ、ｂ上
の３２ビツト・ボートｒＤＳＡＣＫ」応答に変換する。
・カウンタ２２０に対して ビット１３−０６ − アダプタ・バス・チャネルＯＡ
／Ｄレジスタ２１９に対して（但し再配列されて） １つの５７８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡｃチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０１００１０１０）、ＢＣＵ１５６及
びＤＭＡＣ２０９に１つのＳ／８８プロセツサ・コマン
ドをロードするためには次の動作が行なわれる。すなわ
ち、ＢＣＵ１６６はアドレス・ビット１を反転してそれ
を別のレジスタ選択ビットとともにＤＭＡＣ２０９に提
供する。このことは、チャネル１のためのＤＭＡＣ２０
９を適切に選択する（アドレス、ビット０７−００＝０
１００１０１０）ことを可能ならしめる。このことは、
チャネル２Ｉ／Ｏ読取動作のためのＭＴＣレジスタの選
択にも当てはまる。ＤＭＡ、Ｃ２０９は、ＢＣＵ論理２
５３に対して、１ｌ１２６ｓ上の’ＤＴＡＣＫＪ信号で
応答する。ＢＣＵ論理２５３は、’ＤＴＡＣＫＪ信号を
、５７８８プロセツサ６２に対する、線２６６ａ、ｂ上
の３２ビツト・ボートｒＤＳＡＣＫ」応答に変換する。
その転送バイト・カウントは、残りのデータ・バス・デ
ータとともに、後のｒＢｓＭ読取セレクト・アップ」コ
マンドの間にバス・アダプタ１５４に提供される。ＢＳ
Ｍ読取境界カウンタ２２１またはＢＳＭ読収セリクトア
ップ・バイト・カウンタ２２０は、チャネルＯ読取コマ
ンド・レジスタ２１４中にロードされることになる。
ータとともに、後のｒＢｓＭ読取セレクト・アップ」コ
マンドの間にバス・アダプタ１５４に提供される。ＢＳ
Ｍ読取境界カウンタ２２１またはＢＳＭ読収セリクトア
ップ・バイト・カウンタ２２０は、チャネルＯ読取コマ
ンド・レジスタ２１４中にロードされることになる。
Ｓ／８８プロセツサ６２４よ次に、第４５Ｇ図に示すフ
ォーマットでデータ・バス２２３上で「８３Ｍ読取セレ
クトアップ」コマンドを発生し、そのとき、ビット３ｌ
−００＝００７ＥＯ１０８＝’ＢＳＭｉ３’Ｔｈ取セレ
クトアップ」コマンドである。
ォーマットでデータ・バス２２３上で「８３Ｍ読取セレ
クトアップ」コマンドを発生し、そのとき、ビット３ｌ
−００＝００７ＥＯ１０８＝’ＢＳＭｉ３’Ｔｈ取セレ
クトアップ」コマンドである。
Ｓ／８８プロセツサ６２はまた、データ・パス２２３上
に第４５Ｈ図でしめずフォーマットで８５Ｍ開始アドレ
スを配置し、ここでビット２３−〇＝記憶１６２中の開
始アドレスである。
に第４５Ｈ図でしめずフォーマットで８５Ｍ開始アドレ
スを配置し、ここでビット２３−〇＝記憶１６２中の開
始アドレスである。
パス２２３上の８５Ｍ開始アドレスは、アドレス・レジ
スタ２１９とＢＳＭ読取アドレス・レジスタ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセツサ６２に対する「ＤＳ
ＡＣＫＪｔ７ａ２８６ａ、ｄを活動化する。この時点で
、Ｓ／８８プロセツサは解放され、最早この動作に関与
しない。
スタ２１９とＢＳＭ読取アドレス・レジスタ２３１上に
記憶される。それは、後で、Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセツサ６２に対する「ＤＳ
ＡＣＫＪｔ７ａ２８６ａ、ｄを活動化する。この時点で
、Ｓ／８８プロセツサは解放され、最早この動作に関与
しない。
ＢＣｔＪ１５６は、バス２９０を介してレジスタ２１４
にｒＢＳＭセレクト・アップ」 （読取）コマンドを配
置し、第４ＳＩ図に示すようにコマンド／状況バス２４
９上にそれを配置する。第４５Ｉ図で、ビットは、 ０−１．＝ ｒＢｓＭＪセレクト・アップ」コマンド
（読取） ２−７＝ フィールド長−１（最大６４バイト）そのフ
ィールド長は、前取てレジスタ２２０または２２１から
レジスタ２１４に転送されていたものである。レジスタ
２１９は、第４ＳＪ図に示すフォーマットでバス２５０
上にアドレス情報を配置する。そこで、 ０−３＝ 記憶キー ４＝１ ５−６＝ 優先順位（プロセッサ・バス１．７０に対す
るバス・アダプタ１５４の） ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝ 記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣ１Ｊ論理２５３は次に、そのコマンドと、フィール
ド長データを、コマンド・レジスタ１２４（第１３図）
にラッチし、キー・アドレス・データをレジスタ１２２
にラッチするためにバス・アダプタ１５４に対するタグ
・アップ線２６２ａを立ち上げる。バス・アダプタ１５
４は、もしデータが有効でないならＢＣ１Ｊ論理２５３
に対するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３
は、タグ・ダウンが降下するまで待つ。バス・アダプタ
１５４は、第４５Ｋ及び第４５Ｌ図に示すように、アダ
プタ・バス８５Ｍセレクト・アップ・コマンドをプロセ
ッサ・バスＩ１０メモリ・コマンドに変換する。このと
き、プロセッサ・アドレス／データ・バス１７０上のビ
ットは次のことをあられす。
にｒＢＳＭセレクト・アップ」 （読取）コマンドを配
置し、第４ＳＩ図に示すようにコマンド／状況バス２４
９上にそれを配置する。第４５Ｉ図で、ビットは、 ０−１．＝ ｒＢｓＭＪセレクト・アップ」コマンド
（読取） ２−７＝ フィールド長−１（最大６４バイト）そのフ
ィールド長は、前取てレジスタ２２０または２２１から
レジスタ２１４に転送されていたものである。レジスタ
２１９は、第４ＳＪ図に示すフォーマットでバス２５０
上にアドレス情報を配置する。そこで、 ０−３＝ 記憶キー ４＝１ ５−６＝ 優先順位（プロセッサ・バス１．７０に対す
るバス・アダプタ１５４の） ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝ 記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣ１Ｊ論理２５３は次に、そのコマンドと、フィール
ド長データを、コマンド・レジスタ１２４（第１３図）
にラッチし、キー・アドレス・データをレジスタ１２２
にラッチするためにバス・アダプタ１５４に対するタグ
・アップ線２６２ａを立ち上げる。バス・アダプタ１５
４は、もしデータが有効でないならＢＣ１Ｊ論理２５３
に対するタグ・ダウンを立ち上げる。ＢＣＵ論理２５３
は、タグ・ダウンが降下するまで待つ。バス・アダプタ
１５４は、第４５Ｋ及び第４５Ｌ図に示すように、アダ
プタ・バス８５Ｍセレクト・アップ・コマンドをプロセ
ッサ・バスＩ１０メモリ・コマンドに変換する。このと
き、プロセッサ・アドレス／データ・バス１７０上のビ
ットは次のことをあられす。
０＝Ｏ＝Ｉ１０メモリ・コマンド
１＝１＝フ工ツチ動作
２−７＝フイールド長
８−３１＝実バイト・アドレス
また、プロセッサ・キー／状況バス・ビットは次のこと
をあられす。
をあられす。
０−３＝ Ｓ己憶キー
４＝０＝動的変換なし
アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはバス・アダプタ・データ・バッファ
２５９（チャネルＯ）でラッチされる。そのバス・アダ
プタ１５４は次に、アダプタ・バス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、その直後にクロック左及びクロッ
ク右信号を介してのチャネルＯ読取バッファ２２６ （
４バイト）中の別の２バイトが続く。ＢＣ１Ｊ１５６は
次に、ＤＭＡＣ２０９に対するそのＦＲＥＱＩＪ線２６
３ｂ （ＤＭＡＣチャネル１要求）を活動化する。ＤＭ
ＡＣ２０９は、ローカル・バス・サイクルを実行するた
めに、ＢＣＵローカル・バス調停論理２１６に対する線
２６９上に’ＢＣＵ ＲＥＱＪを発行する。
されたとき、それはバス・アダプタ・データ・バッファ
２５９（チャネルＯ）でラッチされる。そのバス・アダ
プタ１５４は次に、アダプタ・バス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、その直後にクロック左及びクロッ
ク右信号を介してのチャネルＯ読取バッファ２２６ （
４バイト）中の別の２バイトが続く。ＢＣ１Ｊ１５６は
次に、ＤＭＡＣ２０９に対するそのＦＲＥＱＩＪ線２６
３ｂ （ＤＭＡＣチャネル１要求）を活動化する。ＤＭ
ＡＣ２０９は、ローカル・バス・サイクルを実行するた
めに、ＢＣＵローカル・バス調停論理２１６に対する線
２６９上に’ＢＣＵ ＲＥＱＪを発行する。
線２６８上のバス許可信号がＢＣＵ調停論理から返され
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネルＯ読取バッファ２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対する線２６４ｂ上にＡＣ
ＫＩ （ＤＭＡチャネル１肯定応答）を返し、バス２４
８、ラッチ２３３、アドレス・バス２４７及びマルチプ
レクサ２３２を介して記憶２１０アドレシング回路に対
してＤＭＡＣチャネル１レジスタ２４８中のローカル記
憶アドレスをゲートすることによってそのことを行う。
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネルＯ読取バッファ２５９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ論理２５３に対する線２６４ｂ上にＡＣ
ＫＩ （ＤＭＡチャネル１肯定応答）を返し、バス２４
８、ラッチ２３３、アドレス・バス２４７及びマルチプ
レクサ２３２を介して記憶２１０アドレシング回路に対
してＤＭＡＣチャネル１レジスタ２４８中のローカル記
憶アドレスをゲートすることによってそのことを行う。
ＢＣＵ論理２５３は、ＭＡＲレジスタによって指定され
たアドレスにおいて記憶２１０に記憶するためにバッフ
ァ２２６からデータ・バス２２３へ第１のデータ（４バ
イト〉をゲートするために線２６４ｂ上のＡＣＫＩ信号
と線２１０ａ上のＲＡＭ！択信号全信号する。ＤＴＡＣ
ＫがＢＣＵ論理２５３によって線２６５上に戻されたと
き、ＤＭＡＣ２０９は線２６７上でＤＴＣ＜データ転送
完了）を立ち上げる。
たアドレスにおいて記憶２１０に記憶するためにバッフ
ァ２２６からデータ・バス２２３へ第１のデータ（４バ
イト〉をゲートするために線２６４ｂ上のＡＣＫＩ信号
と線２１０ａ上のＲＡＭ！択信号全信号する。ＤＴＡＣ
ＫがＢＣＵ論理２５３によって線２６５上に戻されたと
き、ＤＭＡＣ２０９は線２６７上でＤＴＣ＜データ転送
完了）を立ち上げる。
ＢＣＵ１５６は、レジスタ２２０、ＭＴＣ中に保持され
ているバイト・カウントをデクリメントし、チャネルＩ
ＭＡＲをインクリメントし、バス・アダプタ１５４から
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣＵコマンドの４バイト毎に（６４まで
）反復される。もし転送バイト・カウントが６４よりも
大きいなら、ＢＣＵ１６６は次の６４バイトをフェッチ
するためにレジスタ２３１．２１９を介してバス・アダ
プタ１５４に新しいＢＳＭ開始アドレスを提供する。レ
ジスタ２３１は上述のように４バイト転送毎にデクリメ
ントされており、従って、適切な次の開始アドレスをも
つ。バス・アダプタ１５４は、そのコマンドによって要
求される（４ＫＢまでの）データ転送全体が完了するま
で各開始アドレス毎に６４バイトのデータをバッファす
る。
ているバイト・カウントをデクリメントし、チャネルＩ
ＭＡＲをインクリメントし、バス・アダプタ１５４から
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣＵコマンドの４バイト毎に（６４まで
）反復される。もし転送バイト・カウントが６４よりも
大きいなら、ＢＣＵ１６６は次の６４バイトをフェッチ
するためにレジスタ２３１．２１９を介してバス・アダ
プタ１５４に新しいＢＳＭ開始アドレスを提供する。レ
ジスタ２３１は上述のように４バイト転送毎にデクリメ
ントされており、従って、適切な次の開始アドレスをも
つ。バス・アダプタ１５４は、そのコマンドによって要
求される（４ＫＢまでの）データ転送全体が完了するま
で各開始アドレス毎に６４バイトのデータをバッファす
る。
ＢＣＵ１６６は、もしバス・アダプタ２５９が空ならＤ
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状態がバッファ２５９中の
有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カウントがゼロになるまで続き、その時
点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対する
線２５８上でＩＲＱを立ち上げる。このことは、Ｓ／８
８プロセツサ６２に、適切な処理のためＳ／３７０記憶
１６２から読取られたデータを含むローカル記憶バッフ
ァを読取るように報知する。
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状態がバッファ２５９中の
有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カウントがゼロになるまで続き、その時
点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対する
線２５８上でＩＲＱを立ち上げる。このことは、Ｓ／８
８プロセツサ６２に、適切な処理のためＳ／３７０記憶
１６２から読取られたデータを含むローカル記憶バッフ
ァを読取るように報知する。
（Ｂ）Ｉ１０読取動ｆ′￥！（ローカル記憶２１０が・
らＳ／３７０記憶１６２） Ｉ１０読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のＩ１０読取キュ
ー中に存在する時キック・オフされる。Ｓ／８８プロセ
ツサ６２はもしそれがＤＭＡＣ２０９によって使用され
ていないならローカル・バスの制御を獲得する。Ｓ／８
８プロセツサ６２は、第４５Ｍ図に示すフォーマットで
情報をバス２４７上に配置することによってＤＭＡＣチ
ャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロー
カル・バッファＩ１０読取開始アドレスをセットする。
らＳ／３７０記憶１６２） Ｉ１０読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のＩ１０読取キュ
ー中に存在する時キック・オフされる。Ｓ／８８プロセ
ツサ６２はもしそれがＤＭＡＣ２０９によって使用され
ていないならローカル・バスの制御を獲得する。Ｓ／８
８プロセツサ６２は、第４５Ｍ図に示すフォーマットで
情報をバス２４７上に配置することによってＤＭＡＣチ
ャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロー
カル・バッファＩ１０読取開始アドレスをセットする。
ここで、
３１−０１−０８＝００７ＥＯＯ＝Ｄレジスタ選択コマ
ンド ０７−０７−００＝Ｄチヤネル？メモリ・アドレス・レ
ジスタ（低位）選択 また、第４５Ｎ図に示すように（記憶２１０中のバッフ
ァの）開始アドレスをデータ・バス２２３上に配置する
。このとき、ビットは、３１−１．６ ＝ ローカル
・バッファＩ１０読取データの開始アドレス １５−００＝ 予約済み 高位データ・バス・ビット３１−１６は、チャネル２メ
モリ・アドレス・レジスタの低位（１５−００）ビット
中にロードされる。ＭＡＲの高位ビット（３１−１６）
は、初期化の間に０にセットサレテイル。ＤＭＡＣ２０
９−ｆｌｉ２６６ａ、ｂ上でＤＳＡＣＫ信号に変換され
る線２６５上のＤＴＡＣＫ信号によってＳ／８８プロセ
ツサ６２に応答する。Ｓ／８８プロセツサ６２は次に、
選択されたローカル記憶Ｉ１０読取バッファの開始アド
レスを使用して、Ｓ／８８プログラム制御を使用してＩ
１０コントローラ２０または２４などからローカル記憶
２１０に（４ＫＢまでの）データを移動する。
ンド ０７−０７−００＝Ｄチヤネル？メモリ・アドレス・レ
ジスタ（低位）選択 また、第４５Ｎ図に示すように（記憶２１０中のバッフ
ァの）開始アドレスをデータ・バス２２３上に配置する
。このとき、ビットは、３１−１．６ ＝ ローカル
・バッファＩ１０読取データの開始アドレス １５−００＝ 予約済み 高位データ・バス・ビット３１−１６は、チャネル２メ
モリ・アドレス・レジスタの低位（１５−００）ビット
中にロードされる。ＭＡＲの高位ビット（３１−１６）
は、初期化の間に０にセットサレテイル。ＤＭＡＣ２０
９−ｆｌｉ２６６ａ、ｂ上でＤＳＡＣＫ信号に変換され
る線２６５上のＤＴＡＣＫ信号によってＳ／８８プロセ
ツサ６２に応答する。Ｓ／８８プロセツサ６２は次に、
選択されたローカル記憶Ｉ１０読取バッファの開始アド
レスを使用して、Ｓ／８８プログラム制御を使用してＩ
１０コントローラ２０または２４などからローカル記憶
２１０に（４ＫＢまでの）データを移動する。
データ転送が完了した時、Ｓ／８８プロセツサ６２は第
４５０図に示すフォーマットでアドレス・バス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３ｌ−０８＝ ００７Ｅ○Ｏ＝ＤＭＡＣレジスタ選択
・コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ
選択 バイト・カウント、（ｃＣＷから得られた）記憶キー
アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空間ビ
ットは、５７８８プロセツサ６２によって第４５Ｐ図に
示すフォーマットでデータ・バス２２３上に配置される
。
４５０図に示すフォーマットでアドレス・バス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３ｌ−０８＝ ００７Ｅ○Ｏ＝ＤＭＡＣレジスタ選択
・コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ
選択 バイト・カウント、（ｃＣＷから得られた）記憶キー
アダプタ・バス優先順位、及びカスタマ／ＩＯＡ空間ビ
ットは、５７８８プロセツサ６２によって第４５Ｐ図に
示すフォーマットでデータ・バス２２３上に配置される
。
このとき、
３１−２７＝ 予約
２６＝ 高位バイト・カウント・ビット。このビットは
、最大バイト・カウントが転送されつつある間のみ１と
なる。
、最大バイト・カウントが転送されつつある間のみ１と
なる。
２６−１６＝ ＤＭＡＣチャネル２ＭＴＣレジスタの
バイト・カウント ２Ｂ−１４＝ ＢＣＵ１６６にロードされるバイト・
カウント（最大４０９６）。バス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
バイト・カウント ２Ｂ−１４＝ ＢＣＵ１６６にロードされるバイト・
カウント（最大４０９６）。バス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
１５−１４＝ 下位バイト・カウント・ビット。
これらのビットは、ダブルワード（３２ビツト）境界か
らのバイト・オフセット−１（バス・アダプタのために
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１５６がダブルワードしか転送しないので、そ
れらによっては使用されない。それらのビットは、Ｓ／
３７０ ＢＳＭ１６２に対して提供するために、バス
・アダプタ１５４に渡される。
らのバイト・オフセット−１（バス・アダプタのために
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１５６がダブルワードしか転送しないので、そ
れらによっては使用されない。それらのビットは、Ｓ／
３７０ ＢＳＭ１６２に対して提供するために、バス
・アダプタ１５４に渡される。
１３−１２＝ アダプタ・バス・チャネル優先順１ｌ
−０８＝ 記憶キー ０７＝ カスタマ／ＩＯＡ空間ビット ０６−００＝ 予約 ＤＭＡＣ２０９は、データ・バス２２３の（バイト・カ
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１５６は、上記コマンドがアドレス・バス２４７上
にあられれた時にデータ・バス内容を捕獲する。ビット
２６−１６は８３Ｍ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・バス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭ、ＡＣ２０９は、線２６５
上のＤＴＡＣＫ信号によりＢＣＵ論理２５３に応答する
。論理２５３は、ＤＴＡＣＫ信号を、’Ｓ／８８プロセ
ッサ６２に対する３２ビツト・ボートＤＳＡＣＫ応答に
変換する。転送バイト・カウントは、残りのデータ・バ
ス・カウントとともに、後の８３Ｍ書込セレクト・アッ
プ・コマンドの間にバス・アダプタ１６４に提供される
。ＢＳＭ書込境界カウンタ２２４（最後の転送以外の全
て）またはＢＳＭ書込バイト・カウンタ（最後の転送）
中のカウントは、アダプタ・チャネル１書込コマンド・
レジスタ２２２５にロードされる。
−０８＝ 記憶キー ０７＝ カスタマ／ＩＯＡ空間ビット ０６−００＝ 予約 ＤＭＡＣ２０９は、データ・バス２２３の（バイト・カ
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１５６は、上記コマンドがアドレス・バス２４７上
にあられれた時にデータ・バス内容を捕獲する。ビット
２６−１６は８３Ｍ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・バス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭ、ＡＣ２０９は、線２６５
上のＤＴＡＣＫ信号によりＢＣＵ論理２５３に応答する
。論理２５３は、ＤＴＡＣＫ信号を、’Ｓ／８８プロセ
ッサ６２に対する３２ビツト・ボートＤＳＡＣＫ応答に
変換する。転送バイト・カウントは、残りのデータ・バ
ス・カウントとともに、後の８３Ｍ書込セレクト・アッ
プ・コマンドの間にバス・アダプタ１６４に提供される
。ＢＳＭ書込境界カウンタ２２４（最後の転送以外の全
て）またはＢＳＭ書込バイト・カウンタ（最後の転送）
中のカウントは、アダプタ・チャネル１書込コマンド・
レジスタ２２２５にロードされる。
Ｓ／８８プロセツサ６２は次に、第４５Ｑ図に示すフォ
ーマットでローカル・アドレス・バス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３ｌ−００＝ ００７ＥＯ１０４＝ＢＳＭ書込セレク
ト・アップ・コマンド Ｓ／８８プロセツサはまた、８３Ｍ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・バス２２３上に配
置し、このとき、ビットは、３１−２４− 予約 ２３−００＝ ＢＳＭ開始アドレス データ・バス２２３上の８３Ｍ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。Ｂ Ｃ
Ｕ １．５６は次に、Ｓ／８８プロセツサ６２に対する
ＤＳＡＣＫ、 ｔｔ８２６６ ａ 、 ｂ （３２ビツ
ト・ポート）を活動化する。この時点で、Ｓ／８８プロ
セツサ６２は解放され、最早この動作に関与しない。
ーマットでローカル・アドレス・バス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３ｌ−００＝ ００７ＥＯ１０４＝ＢＳＭ書込セレク
ト・アップ・コマンド Ｓ／８８プロセツサはまた、８３Ｍ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・バス２２３上に配
置し、このとき、ビットは、３１−２４− 予約 ２３−００＝ ＢＳＭ開始アドレス データ・バス２２３上の８３Ｍ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにバス・アダプタ１５４に送られる。Ｂ Ｃ
Ｕ １．５６は次に、Ｓ／８８プロセツサ６２に対する
ＤＳＡＣＫ、 ｔｔ８２６６ ａ 、 ｂ （３２ビツ
ト・ポート）を活動化する。この時点で、Ｓ／８８プロ
セツサ６２は解放され、最早この動作に関与しない。
ＢＣＵ論理２５３はＢＳＭセレクト・アップ・コマンド
を発行してビット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでバス２５２上に配置する。ここで、 ０−１＝ ＢＳＭセレクト・アップ・コマンド（書込
） ２−７＝ フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２６１上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝ 記憶キー ４＝１ ５−６＝ 優先順位（プロセッサ・バスに対するバス・
アダプタの） ７＝ １−カスタマ領域アクセス Ｏ＝マイクロコード領域アクセス ８−３１＝ データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１５４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する。！２６３Ｃ上でＲＥＱ２信号を
活動化する。
を発行してビット「０１」をバス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでバス２５２上に配置する。ここで、 ０−１＝ ＢＳＭセレクト・アップ・コマンド（書込
） ２−７＝ フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４５Ｔ図に示すフォーマットでア
ドレス／データ２６１上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝ 記憶キー ４＝１ ５−６＝ 優先順位（プロセッサ・バスに対するバス・
アダプタの） ７＝ １−カスタマ領域アクセス Ｏ＝マイクロコード領域アクセス ８−３１＝ データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１５４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する。！２６３Ｃ上でＲＥＱ２信号を
活動化する。
ＤＭＡＣ２０９は、ダブルワードのデータを記憶２１０
からアドレス・レジスタ２２７に転送するために、バス
２４８、ラッチ２３３、バス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。
からアドレス・レジスタ２２７に転送するために、バス
２４８、ラッチ２３３、バス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。
ＡＣＫ２ （ＤＭＡＣチャネル２肯定応答）がアドレス
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１５４に対するａ ２６２ ａ上のタグ・アップ
をもたらす。
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１５４に対するａ ２６２ ａ上のタグ・アップ
をもたらす。
アダプタ１５４は次に、レジスタ１１３を介する２つの
サブサイクルでレジスタ２２７からバス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
信号の書込みシーケンスとそれに続くタグ・アップ・コ
マンドが反復される。ＢＣ１Ｊ１５６は、バス・アダプ
タ１５４に６４バイトまで提供される各ダブルワード（
３２ビツト）毎にレジスタ２２２，２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデクリメントする。
サブサイクルでレジスタ２２７からバス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
信号の書込みシーケンスとそれに続くタグ・アップ・コ
マンドが反復される。ＢＣ１Ｊ１５６は、バス・アダプ
タ１５４に６４バイトまで提供される各ダブルワード（
３２ビツト）毎にレジスタ２２２，２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデクリメントする。
もし転送バイト・カウントが６４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントがゼロになるまで繰り返され
る。
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントがゼロになるまで繰り返され
る。
バス・アダプタ・バッファ２６０が満杯であるとき、Ｂ
ＣＬＴ１５６は、バス・アダプタがタグ・ダウン線２６
２Ｃを介して可用性の表示を与えるまで書込みシーケン
スを中断する。
ＣＬＴ１５６は、バス・アダプタがタグ・ダウン線２６
２Ｃを介して可用性の表示を与えるまで書込みシーケン
スを中断する。
バス・アダプタ１５４は、アダプタ・バス８８Ｍセレク
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４５ｔＪ及び第４６Ｖ図に示す
フォーマットでＳ／３７０プロセツサ・バスＩ／Ｏメモ
リ・コマンドに変換する。ここで、プロセッサ・バス・
ビットにおいて、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長 ８−３１＝実バイト・アドレス キー／状況バス・ビットにおいて、 ０−３＝ 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カラン）−＝Ｏ
） 、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エ
ンコーダ２１２に対する割り込み線２６８ａを活動化す
る。
ト・アップ・コマンドを、プロセッサ・バス１７０及び
キー／状況バス上で、第４５ｔＪ及び第４６Ｖ図に示す
フォーマットでＳ／３７０プロセツサ・バスＩ／Ｏメモ
リ・コマンドに変換する。ここで、プロセッサ・バス・
ビットにおいて、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長 ８−３１＝実バイト・アドレス キー／状況バス・ビットにおいて、 ０−３＝ 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カラン）−＝Ｏ
） 、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エ
ンコーダ２１２に対する割り込み線２６８ａを活動化す
る。
（ｃ）Ｓ／３７０高優先順位メツセージ転送シーケンス
・フロー 全ての高優先順位データは、Ｉ１０サブシステム＜Ｓ／
８８プロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。ＢＣ
ｔＪ１５６は、データ通信（キュー・セレクト・アップ
・コマンド）のためにアダプタ・バス・チャネル１を使
用することになる。
・フロー 全ての高優先順位データは、Ｉ１０サブシステム＜Ｓ／
８８プロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。ＢＣ
ｔＪ１５６は、データ通信（キュー・セレクト・アップ
・コマンド）のためにアダプタ・バス・チャネル１を使
用することになる。
ＢＣＵ１５６１５６は、Ｓ／８８プロセツサＰＥ６２が
チャネル３中のレジスタ１１３に対してＤＭＡＣメモリ
転送カウント・ロードを実行する時、高優先順位メツセ
ージ要求を検出する。この結果、ＢＣＵ１５６はチャネ
ル１のアダプタ・バス２５２上でＳ／３７０ＰＥ８５に
対するキュー・セレクト・アップ・コマンドを発生する
。もしその要求が検出された時Ｓ／３７０ Ｉ１０読
取データ転送（アダプタ・バス・チャネル１）が進行中
なら、ＢＣ１Ｊ１６６は、その要求を受け入れる前に現
在の６４バイト・ブロック転送が完了するまで待つ。
チャネル３中のレジスタ１１３に対してＤＭＡＣメモリ
転送カウント・ロードを実行する時、高優先順位メツセ
ージ要求を検出する。この結果、ＢＣＵ１５６はチャネ
ル１のアダプタ・バス２５２上でＳ／３７０ＰＥ８５に
対するキュー・セレクト・アップ・コマンドを発生する
。もしその要求が検出された時Ｓ／３７０ Ｉ１０読
取データ転送（アダプタ・バス・チャネル１）が進行中
なら、ＢＣ１Ｊ１６６は、その要求を受け入れる前に現
在の６４バイト・ブロック転送が完了するまで待つ。
もしアダプタ・バス・チャネル１上にＩ１０活動が存在
しないなら、その要求は即時に処理されることになる。
しないなら、その要求は即時に処理されることになる。
この高優先順位メツセージ転送について次に詳細に説明
する。ＰＥ６２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・バス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。
する。ＰＥ６２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・バス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０中にメツセージ・データを
記憶する。
ＰＥ６２は、第４５Ｗ図に示すフォーマットでローカル
・アドレス・バス２４７上に情報を配置することにより
、ＤＭＡＣチャネル３メモリ・アドレス・レジスタ１１
３にローカル・バッファ・メツセージ開始アドレスをセ
ットする。ここで、３１−０１−０８＝００７ＥＯＯ＝
Ｄアドレス選択コマンド ０７−０７−００＝Ｄチヤネル３メモリ・アドレス・レ
ジスタ（低）選択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・バス２２３上に配置
される。ここで、３ｌ−１６＝ 記憶２１０中のロー
カル・バッファ・メツセージ・データの開始アドレス１
５−００＝ 予約 高位データ・バス（ビット３１．−１６ ）は、ＤＭ
Ａ、 Ｃチャネル３メモリ・アドレス・レジスタ１２５
の低位（ビット１５−０）部分にロードされることにな
る。ＭＡＲの高位ビット（３１−１６）は、初期化の間
にゼロにセットされている。
・アドレス・バス２４７上に情報を配置することにより
、ＤＭＡＣチャネル３メモリ・アドレス・レジスタ１１
３にローカル・バッファ・メツセージ開始アドレスをセ
ットする。ここで、３１−０１−０８＝００７ＥＯＯ＝
Ｄアドレス選択コマンド ０７−０７−００＝Ｄチヤネル３メモリ・アドレス・レ
ジスタ（低）選択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・バス２２３上に配置
される。ここで、３ｌ−１６＝ 記憶２１０中のロー
カル・バッファ・メツセージ・データの開始アドレス１
５−００＝ 予約 高位データ・バス（ビット３１．−１６ ）は、ＤＭ
Ａ、 Ｃチャネル３メモリ・アドレス・レジスタ１２５
の低位（ビット１５−０）部分にロードされることにな
る。ＭＡＲの高位ビット（３１−１６）は、初期化の間
にゼロにセットされている。
Ｄ Ｍ Ａ Ｃ２０９は、Ｓ／８８プロセツサ６２に対
して、線２６６ａ七でＢＣＩＪ論理２５３を介して１６
ビツト・ボー）−Ｄ Ｓ Ａ、 ＣＫ信号に変換される
線２６５上のＤＴＡＣＫ信号で以て応答する。
して、線２６６ａ七でＢＣＩＪ論理２５３を介して１６
ビツト・ボー）−Ｄ Ｓ Ａ、 ＣＫ信号に変換される
線２６５上のＤＴＡＣＫ信号で以て応答する。
Ｓ／８８プロセツサ６２は次に、第４５Ｙ図で示すフォ
ーマットでローカル・アドレス・バス２４７上にコマン
ドを配置する。ここで、３ｌ−０８＝ ００７ＥＯＯ
＝ＤＭＡＣレジスタ選択コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ
選択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットでＳ／８８プ
ロセツサ６２によってデータ・バス上に配置されること
になる。ここで、３１−２０＝ 予約 １９−１６＝ 転送バイト・カウント・ビット。
ーマットでローカル・アドレス・バス２４７上にコマン
ドを配置する。ここで、３ｌ−０８＝ ００７ＥＯＯ
＝ＤＭＡＣレジスタ選択コマンド ０７−００＝ ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ
選択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ビットは、第４５Ｚ図に示すフォーマットでＳ／８８プ
ロセツサ６２によってデータ・バス上に配置されること
になる。ここで、３１−２０＝ 予約 １９−１６＝ 転送バイト・カウント・ビット。
これらのビットは、ＤＭＡＣ２０９及びＢＣＵＩ５６に
ロードされる。それらは、ＤＭＡＣ２０９及びＢＣＵ１
５６に対するダブルワード・カウントをあられす（最大
６４バイト）。
ロードされる。それらは、ＤＭＡＣ２０９及びＢＣＵ１
５６に対するダブルワード・カウントをあられす（最大
６４バイト）。
１、５−１２ ＝ ゼロ
１ｌ−０８＝ 記憶キー
０７＝ カスタマ／Ｉ ＯＡ空間ビット０６−００＝
予約 ＤＭＡＣ２０９は、データ・バス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジヌタＭＴＣ中にロードする。ＢＣＵ１５６は、こ
の特定のコマンドが、ビット１９−１６をキュー・セレ
クト・アップ・カウンタ２５４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・バス２４７上にあられれるとき、
そのデータ・バス内容を獲得する。
予約 ＤＭＡＣ２０９は、データ・バス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジヌタＭＴＣ中にロードする。ＢＣＵ１５６は、こ
の特定のコマンドが、ビット１９−１６をキュー・セレ
クト・アップ・カウンタ２５４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・バス２４７上にあられれるとき、
そのデータ・バス内容を獲得する。
ＤＭＡＣ２０９は、ＰＥ６２［こ対して、線２６６ａ、
ｂ上の３２ビツト・ボートＤＳＡＣＫ応答にＤＴＡＣＫ
信号を変換する論理２５３に対するＤＴＡＣＫ信号で応
答する。この動作は、ＢＣＵ１５６に、ローカル記憶２
１０からＳ／３７０ＢＳ Ｍ ］、、 ６２に対する高
優先順位メツセージ転送を開始するように報知する。そ
の転送バイト・カウントは、第４６Ｚ図に記す追加的な
データとともに、ＢＣＵによって発生されたキュー・セ
レクト・アップ・コマンドの間にバス・アダプタ１５４
に提供される。キュー選択カウンタ２５４は、チャネル
１書込コマンド・しジスク２２５のビット４−７にロー
ドされる。ＢＣ１Ｊ１５６は、バス２９０を介してレジ
スタ２２５にキュー・セレクト°アップ・コマンドを配
置し、レジスタ２２５中のデータは、第４５ＡＡ図に示
すフォーマットでアダプタ・バス２５２（チャネル１）
上に配置される。ここで、 ０−１＝ キュー・セレクト・アップ、コマンド（書込
） ２−７＝ フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・バス２５１上に配置さ
れる（ｆ＠は、第４５ＡＢｆｆｌに示されており、ここ
で、 ０−３＝ 記憶キー ４−６＝ ゼロ ７＝ １＝カスタマ領域アクセス Ｏ＝マイクロコード領域アクセス ８−３１＝ 無関係 バス２５２及び２５１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
Ｃ１Ｊ論理２５３は次に、ＲＥＱんせ２６３ｄ （ＤＭ
Ａチャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡ
Ｒからの）Ｉ１０バッファ開始アドレスをローカル・バ
ス上に配置し、ＡＣＫ （ＤＭＡＣチャネル３肯定応答
）線２６４ｄを立ち上げる。ＢＣＵ１６６は次に、ロー
カル記憶２１０中のアドレスされたＩ１０バッファ中の
データの最初の４バイトを、５ＹＮＣレジスタ１１３を
介する２サブサイクルでアダプタ・バッファ２６０に転
送する。それに続く４バイトは、バス・アダプタ１５４
に対するタグ・アップ・コマンドと、ＤＭＡＣに対する
ＲＥＱ／ＡＣＫ線２６３ｄ、２６４ｄによって指令され
るシーケンスによって転送される。ＢＣＵ １６６は、
バス・アダプタ１５４に提供される各ダブルワード（３
２ビツト）毎に、そのバイト・カウントをデクリメント
する。
ｂ上の３２ビツト・ボートＤＳＡＣＫ応答にＤＴＡＣＫ
信号を変換する論理２５３に対するＤＴＡＣＫ信号で応
答する。この動作は、ＢＣＵ１５６に、ローカル記憶２
１０からＳ／３７０ＢＳ Ｍ ］、、 ６２に対する高
優先順位メツセージ転送を開始するように報知する。そ
の転送バイト・カウントは、第４６Ｚ図に記す追加的な
データとともに、ＢＣＵによって発生されたキュー・セ
レクト・アップ・コマンドの間にバス・アダプタ１５４
に提供される。キュー選択カウンタ２５４は、チャネル
１書込コマンド・しジスク２２５のビット４−７にロー
ドされる。ＢＣ１Ｊ１５６は、バス２９０を介してレジ
スタ２２５にキュー・セレクト°アップ・コマンドを配
置し、レジスタ２２５中のデータは、第４５ＡＡ図に示
すフォーマットでアダプタ・バス２５２（チャネル１）
上に配置される。ここで、 ０−１＝ キュー・セレクト・アップ、コマンド（書込
） ２−７＝ フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・バス２５１上に配置さ
れる（ｆ＠は、第４５ＡＢｆｆｌに示されており、ここ
で、 ０−３＝ 記憶キー ４−６＝ ゼロ ７＝ １＝カスタマ領域アクセス Ｏ＝マイクロコード領域アクセス ８−３１＝ 無関係 バス２５２及び２５１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
Ｃ１Ｊ論理２５３は次に、ＲＥＱんせ２６３ｄ （ＤＭ
Ａチャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡ
Ｒからの）Ｉ１０バッファ開始アドレスをローカル・バ
ス上に配置し、ＡＣＫ （ＤＭＡＣチャネル３肯定応答
）線２６４ｄを立ち上げる。ＢＣＵ１６６は次に、ロー
カル記憶２１０中のアドレスされたＩ１０バッファ中の
データの最初の４バイトを、５ＹＮＣレジスタ１１３を
介する２サブサイクルでアダプタ・バッファ２６０に転
送する。それに続く４バイトは、バス・アダプタ１５４
に対するタグ・アップ・コマンドと、ＤＭＡＣに対する
ＲＥＱ／ＡＣＫ線２６３ｄ、２６４ｄによって指令され
るシーケンスによって転送される。ＢＣＵ １６６は、
バス・アダプタ１５４に提供される各ダブルワード（３
２ビツト）毎に、そのバイト・カウントをデクリメント
する。
バス・アダプタ１５４は、記憶１６２の領域１８９にメ
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・バスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４５ＡＣ図
に示されており、ここで、ＰＲＯＣＲＵＳビットは、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長（最大６４バイト）８−３１＝
（アダプタ・レジスタ１１０．１１２からの）実
バイト・アドレス プロセッサ８５キー／状況バスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３＝ 記憶キー ４＝ 動的変換なし そのメツセージ・データが全てバス・アダプタ１５４（
バイト・カウント−０）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み！２０９を活動化する。Ｄ Ｍ Ａ、 Ｃ
２０９は、そのデータ・バス２４８の最下位バイトから
、ローカル・データ・バス２２３のドライバ・レシーバ
２３４及びビット２３−１６を介してＳ／８８プロセツ
サーデータ・バス１６１Ｄのビット２３−１６に割り込
みベクタを提供する。ＤＭＡＣ２０９は、ＰＥ６２に、
１６ビツトＤＳＡＣＫを返す。
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・バスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４５ＡＣ図
に示されており、ここで、ＰＲＯＣＲＵＳビットは、 ０＝ ０＝Ｉ１０メモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長（最大６４バイト）８−３１＝
（アダプタ・レジスタ１１０．１１２からの）実
バイト・アドレス プロセッサ８５キー／状況バスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３＝ 記憶キー ４＝ 動的変換なし そのメツセージ・データが全てバス・アダプタ１５４（
バイト・カウント−０）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み！２０９を活動化する。Ｄ Ｍ Ａ、 Ｃ
２０９は、そのデータ・バス２４８の最下位バイトから
、ローカル・データ・バス２２３のドライバ・レシーバ
２３４及びビット２３−１６を介してＳ／８８プロセツ
サーデータ・バス１６１Ｄのビット２３−１６に割り込
みベクタを提供する。ＤＭＡＣ２０９は、ＰＥ６２に、
１６ビツトＤＳＡＣＫを返す。
（Ｄ）ＢＣＵ状況コマンド
読取りＣＵ状況コマンドは、ＢＣＵ１５６の現在の状況
を読取るためにＳ／８８プロセツサ６２によって発行す
ることができる。そのコマンドは、第４６ＡＥ図に示す
フォーマットで、Ｓ／８８プロセツサ６２によってアド
レス・バス２４７じょうに配置される。すなわち、 ３ｌ−００＝ ００７４０１０Ｃ−読取りＣＵ状況コ
マンド ＢＣ，Ｕ１５６は、第４５Ｆ図に示す状況をデータ・パ
ス上に配置し、ＤＳＡＣＫ （３２ビツト・ボート）を
バス２８６ＰＥ６２上に配置する。第４６ＡＦ図に示す
ビットは次のことをあられす。
を読取るためにＳ／８８プロセツサ６２によって発行す
ることができる。そのコマンドは、第４６ＡＥ図に示す
フォーマットで、Ｓ／８８プロセツサ６２によってアド
レス・バス２４７じょうに配置される。すなわち、 ３ｌ−００＝ ００７４０１０Ｃ−読取りＣＵ状況コ
マンド ＢＣ，Ｕ１５６は、第４５Ｆ図に示す状況をデータ・パ
ス上に配置し、ＤＳＡＣＫ （３２ビツト・ボート）を
バス２８６ＰＥ６２上に配置する。第４６ＡＦ図に示す
ビットは次のことをあられす。
３ｌ−２９＝ アダプタ・バス・チャネルＯ状況−キ
ーチェック、アドレス・チエツク２８＝ １＝最後の
データ・サイクル０＝他の全てのデータ・サイクル ２７−２ｆ３＝ アダプタ・バス・チャネル１状況−
キーチエツク、アドレス・チエツク２５＝ バッファが
回層でない（キュー・セレクト・アップ・コマンド） ２４＝ １＝最後のデータ・サイクル０＝他の全ての
データ・サイクル ２３＝ アダプタ・バス・チャネル０タグ・ダウン ２２＝ アダプタ・バス・チャネル１タグ・ダウン ２１＝ ＢＳＭ読取同期チエツク ２０＝ ＢＳＭ読取セレクト・アップ要求／保留ラッ
チ １９＝ ＢＳＭ書込セレクト・アップ要求／保留ラッ
チ １８＝ キュー・セレクト・アップ要求／保留ラッチ １７＝ 読取メイルボックス進行中 １６＝ ＢＳＭ読取進行中 １５＝ ＢＳＭ書込進行中 １４＝ キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１ （ＢＳＭ読取同期チエツク）は、Ｓ／８８
プロセツサ６２によって読取られた後、リセットされる
ことになる。このビットは、ＢＳＭ動作が完了した時パ
ス・アダプタ１５４及びＢＣＵ １５６バイト・カウン
トが一致しないことを示す。それゆえ、再同期を要する
エラーが検出される。
ーチェック、アドレス・チエツク２８＝ １＝最後の
データ・サイクル０＝他の全てのデータ・サイクル ２７−２ｆ３＝ アダプタ・バス・チャネル１状況−
キーチエツク、アドレス・チエツク２５＝ バッファが
回層でない（キュー・セレクト・アップ・コマンド） ２４＝ １＝最後のデータ・サイクル０＝他の全ての
データ・サイクル ２３＝ アダプタ・バス・チャネル０タグ・ダウン ２２＝ アダプタ・バス・チャネル１タグ・ダウン ２１＝ ＢＳＭ読取同期チエツク ２０＝ ＢＳＭ読取セレクト・アップ要求／保留ラッ
チ １９＝ ＢＳＭ書込セレクト・アップ要求／保留ラッ
チ １８＝ キュー・セレクト・アップ要求／保留ラッチ １７＝ 読取メイルボックス進行中 １６＝ ＢＳＭ読取進行中 １５＝ ＢＳＭ書込進行中 １４＝ キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１ （ＢＳＭ読取同期チエツク）は、Ｓ／８８
プロセツサ６２によって読取られた後、リセットされる
ことになる。このビットは、ＢＳＭ動作が完了した時パ
ス・アダプタ１５４及びＢＣＵ １５６バイト・カウン
トが一致しないことを示す。それゆえ、再同期を要する
エラーが検出される。
ＢＳＭ書込動作の場合、バス・アダプタ１５４は、全て
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
バス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１５６に提供されＢＣＵ１６Ｇに
よって獲得される。もしタグ・ダウンが１００μ秒以内
に非活動化されないなら、ＢＣＵ１５６はバス・アダプ
タ１５４に対するキャンセル線（図示しない〉を活動化
する。このことは次に、バス・アダプタ１５４のＢＣＵ
１６６からの切り放しをもたらす。タグ・ダウン２６２
ｂはまた、コマンド／状況バス２５２を介してはＢＣＵ
１５６に報告することがでないエラーを示すためにバス
・アダプタ１５４によって使用される。
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
バス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１５６に提供されＢＣＵ１６Ｇに
よって獲得される。もしタグ・ダウンが１００μ秒以内
に非活動化されないなら、ＢＣＵ１５６はバス・アダプ
タ１５４に対するキャンセル線（図示しない〉を活動化
する。このことは次に、バス・アダプタ１５４のＢＣＵ
１６６からの切り放しをもたらす。タグ・ダウン２６２
ｂはまた、コマンド／状況バス２５２を介してはＢＣＵ
１５６に報告することがでないエラーを示すためにバス
・アダプタ１５４によって使用される。
（Ｅ）プログラムされたＢＣＵリセットＰＥ６２によっ
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５８に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しがし、
このコマンドを実行するためには、ハードウェアによっ
てローカル・バス・サイクル（００７ＥＸＸＸＸ）が認
識されなくてはならない。
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５８に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しがし、
このコマンドを実行するためには、ハードウェアによっ
てローカル・バス・サイクル（００７ＥＸＸＸＸ）が認
識されなくてはならない。
このコマンドは、第４５ＡＧ図で示すフォーマットでＳ
／８８プロセツサによってローカル・アドレス・バス２
４７上に配置され、ここで、３ｌ−００＝ ００７Ｅ
ＯＯＯＯ−ＢＣＵリセット°コマンド そのデータ・バス内容は、ＢＣＵ１５６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、線２６６ａ、ｂ上でＤＳＡＣＫ （３２ビ
ツト・ポート〉を返すことになる。
／８８プロセツサによってローカル・アドレス・バス２
４７上に配置され、ここで、３ｌ−００＝ ００７Ｅ
ＯＯＯＯ−ＢＣＵリセット°コマンド そのデータ・バス内容は、ＢＣＵ１５６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、線２６６ａ、ｂ上でＤＳＡＣＫ （３２ビ
ツト・ポート〉を返すことになる。
Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーション（第４６Ａないしに図） Ｓ／８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０ １１０プログラムを５７８８プ
ロセツサ及びＩ１０装置によって実行することができる
ような好適な様式を示す例によって説明しよう。Ｓ／３
７０は、オブジェクト・システムと呼ばれ、Ｓ／８８は
ターゲット・システムと呼ばれる。オブジェクト・シス
テムのためのＤＡＳＤ （直接アクセス記憶装置）デー
タは、エミュレーション・フォーマットでターゲット・
システムによって維持される。５７３７０プロセツサで
走るＳ／３７０コードは、オブジェクト・システム・ソ
フトウェアと呼ばれる。以下の説明は３つの部分に分け
られる。
エミュレーション（第４６Ａないしに図） Ｓ／８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０ １１０プログラムを５７８８プ
ロセツサ及びＩ１０装置によって実行することができる
ような好適な様式を示す例によって説明しよう。Ｓ／３
７０は、オブジェクト・システムと呼ばれ、Ｓ／８８は
ターゲット・システムと呼ばれる。オブジェクト・シス
テムのためのＤＡＳＤ （直接アクセス記憶装置）デー
タは、エミュレーション・フォーマットでターゲット・
システムによって維持される。５７３７０プロセツサで
走るＳ／３７０コードは、オブジェクト・システム・ソ
フトウェアと呼ばれる。以下の説明は３つの部分に分け
られる。
（１）オブジェクト・システム−ここでは、既存のＳ／
３７０直接アクセス記憶製品によって使用されるカウン
ト、キー 及び記録フォーマットの簡単な説明を与える
。
３７０直接アクセス記憶製品によって使用されるカウン
ト、キー 及び記録フォーマットの簡単な説明を与える
。
（２）ターゲット・システム−ここでは、ＤＡＳＤプロ
グラム・インターフェース・モデルを説明する。
グラム・インターフェース・モデルを説明する。
（３）エミュレーション°フォーマットー 二二では、
使用されるエミュレーション・フォーマットへのオブジ
ェクト・システム・フィールドのマツピングを説明する
。
使用されるエミュレーション・フォーマットへのオブジ
ェクト・システム・フィールドのマツピングを説明する
。
（４）エミュレーション機能−ここでは、エミュレーシ
ョンＩＩ！！ｌへのオブジェクト・システム機能のマツ
ピングを説明する。
ョンＩＩ！！ｌへのオブジェクト・システム機能のマツ
ピングを説明する。
（１）オブジェクト・システム
ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号＜ＣＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６Ａ図は、そのような
１つのトラックを示す。
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号＜ＣＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６Ａ図は、そのような
１つのトラックを示す。
物理的媒体上に記録された情報の基本的単位は、８つの
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構成し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つの（カウント、データ）または
３つの（カウント、キー データ）領域からなり、−方
、ホームアドレスは、１つだけの領域からなる。オブジ
ェクト・システム・レコードを構成する３つの領域は、
カウント、キー（オプション）、及びデータである。
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構成し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つの（カウント、データ）または
３つの（カウント、キー データ）領域からなり、−方
、ホームアドレスは、１つだけの領域からなる。オブジ
ェクト・システム・レコードを構成する３つの領域は、
カウント、キー（オプション）、及びデータである。
カウント領域は、次のようなフィールドを含む。
Ｆ フラグ １バイト トラック条件、論理レコード・
トラック・オーバーフローをあられす。
トラック・オーバーフローをあられす。
ＣＣＨＨ）−ラック・アドレス ２バイト トラックが
物理的に位置するシリンダ及びヘッド番号を示す。
物理的に位置するシリンダ及びヘッド番号を示す。
Ｒしフード番号 １バイト トラック上のレコードの順
次番号を示す。
次番号を示す。
ＫＬ キー長 １バイト キー領域中のバイト数を示
す。
す。
ＤＬ データ長 ２バイト データ領域中のバイト数
をあられす。
をあられす。
ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
キー領域は、次のようなフィールドを含む。
〈もしＫＬ＝Ｏなら、この領域及びそのギャップは、省
略される）ＫＥＹ キー ＫＬバイトユーザー・デー
タ ＥＣＣエラー・コード ２バイト エラー検出／酊正コ
ードとして使用される。
略される）ＫＥＹ キー ＫＬバイトユーザー・デー
タ ＥＣＣエラー・コード ２バイト エラー検出／酊正コ
ードとして使用される。
データ領域は、次のようなフィールドを含む。
ＤＡＴＡ データ ＤＬバイト ユーザー・データ
ＥＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
各トラックの最初の領域は、ホーム・アドレスである。
それは、次のフィールドを含む。
Ｆ フラグ １バイト トラック条件を示す。
ＣＣＩ（）（Ｉ−ラック・アドレス ２バイト トラッ
クが物理的に位置するシリンダ及びヘッド番号を示す。
クが物理的に位置するシリンダ及びヘッド番号を示す。
ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
レコード０（トラック記述子）は常に、ホーム・アドレ
スに続く最初のレコードである。好適なプログラミング
・システムにおいては、レコードＯＣＣＨＨフィールド
は、そのトラックが欠陥としてフラグされた場合の代替
トラ・ンクを決定する。キー長は、レコードＯの場合通
常ゼロである。キーＷｈｌはオプションであって、もし
存在するなら、１乃至２５５バイトを含むことができる
。レコードの数は、フォーマット書込ＣＣ前コマンドが
、カウント、キー及びデータ領域を書込時に決定される
。レコードがフォーマットされた後、ユーザー・データ
領域はそのトラックの＠接しコードを破壊することなく
読取り、または再書込することができる。もしレコード
が再フォ−マツトされたなら、そのトラック上のそれに
続くレコードが破壊される。
スに続く最初のレコードである。好適なプログラミング
・システムにおいては、レコードＯＣＣＨＨフィールド
は、そのトラックが欠陥としてフラグされた場合の代替
トラ・ンクを決定する。キー長は、レコードＯの場合通
常ゼロである。キーＷｈｌはオプションであって、もし
存在するなら、１乃至２５５バイトを含むことができる
。レコードの数は、フォーマット書込ＣＣ前コマンドが
、カウント、キー及びデータ領域を書込時に決定される
。レコードがフォーマットされた後、ユーザー・データ
領域はそのトラックの＠接しコードを破壊することなく
読取り、または再書込することができる。もしレコード
が再フォ−マツトされたなら、そのトラック上のそれに
続くレコードが破壊される。
（２）ターゲット・システム
ＤＡＳＤ （第４６Ｂ図）は、１から順次的に番号付け
された４０９６ブロツクのデータを含む７７−１’ルの
形式でＳ／８８マイクロコードに提供される。エミュレ
ーション機構は、オブジェクト・システム・フォーマッ
ト及び機能を、使用可能なターゲット・システム・フォ
ーマット及び機能の組合せにマツプする。
された４０９６ブロツクのデータを含む７７−１’ルの
形式でＳ／８８マイクロコードに提供される。エミュレ
ーション機構は、オブジェクト・システム・フォーマッ
ト及び機能を、使用可能なターゲット・システム・フォ
ーマット及び機能の組合せにマツプする。
（３）エミュレーション・フォーマットオブジェクト・
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル〈第４６Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎に必要とされるターゲット・
システム・データ・ブロックの数は、最初のデータ・ブ
ロックに維持されているパラメータである。ＣＣＨ）（
＝ ００００で始まる、オブジェクト・システム中の各
トラックは、ターゲット・システム・ファイル中に順次
的に維持される。その開始ブロック番号は、ＣＣＨＨと
、情報ブロック中に維持されるオブジェクト・ディスク
・サイズが与えられると計算することができる。
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル〈第４６Ｃ図）の最初のデータ・ブロック（
情報）に維持される。このファイルの残りは、エミュレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎に必要とされるターゲット・
システム・データ・ブロックの数は、最初のデータ・ブ
ロックに維持されているパラメータである。ＣＣＨ）（
＝ ００００で始まる、オブジェクト・システム中の各
トラックは、ターゲット・システム・ファイル中に順次
的に維持される。その開始ブロック番号は、ＣＣＨＨと
、情報ブロック中に維持されるオブジェクト・ディスク
・サイズが与えられると計算することができる。
エミュレートされた各トラック（第４６Ｄ図）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
全てのギャップは不要であって、維持されない。ＥＣＣ
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックがＲ害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックがＲ害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファイル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的領域としては
維持されない。やはりオブジェクト・システム・ソフト
ウェアによって渡されるレコード番号（Ｒ）は、暗示的
に維持され、明示データとしては現れない。
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファイル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的領域としては
維持されない。やはりオブジェクト・システム・ソフト
ウェアによって渡されるレコード番号（Ｒ）は、暗示的
に維持され、明示データとしては現れない。
各レコードの、ユーザー・データ、オプションのキー及
びデータ・フィールドは、トラック・ディレクトリ （
第４６Ｄ図）の直ぐ後に続くエミュレートされたトラッ
クに順次的な様式で維持される。
びデータ・フィールドは、トラック・ディレクトリ （
第４６Ｄ図）の直ぐ後に続くエミュレートされたトラッ
クに順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに推持される（第４８Ｅ図）
。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと、
レコード毎のユーザー・データ（キー及びデータ）に対
するポインタルを含む。第４６Ｅ図は、ヘッダと、ディ
レクトリ及びユーザー・データ構成と、エミュレートさ
れたトラックのターゲット・システム４ＫＢブロツクに
対するマツピングを示す。ポインタｐＯ−ｐ２は、ユー
ザー・データ・レコード番号２の開始アドレス（４ＫＢ
ブロツク内の）を指し示す。
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに推持される（第４８Ｅ図）
。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと、
レコード毎のユーザー・データ（キー及びデータ）に対
するポインタルを含む。第４６Ｅ図は、ヘッダと、ディ
レクトリ及びユーザー・データ構成と、エミュレートさ
れたトラックのターゲット・システム４ＫＢブロツクに
対するマツピングを示す。ポインタｐＯ−ｐ２は、ユー
ザー・データ・レコード番号２の開始アドレス（４ＫＢ
ブロツク内の）を指し示す。
（４）エミュレーション機能
この章は、オブジェクト・システムのＤＡＳＤＣＣＷコ
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
６Ｆ乃至に図は、包括的に、読取及び書込動作の間に、
オブジェクト・システム・ソフトウェアによって転送さ
れるデータを表す。ホーム・アドレスに関連するＣＣＷ
動作の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算され、
あるいはチエツクされるが、エミュレートされたトラッ
クにはなにも書かれない。
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
６Ｆ乃至に図は、包括的に、読取及び書込動作の間に、
オブジェクト・システム・ソフトウェアによって転送さ
れるデータを表す。ホーム・アドレスに関連するＣＣＷ
動作の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算され、
あるいはチエツクされるが、エミュレートされたトラッ
クにはなにも書かれない。
レコードＯに係わるＣＣＷ動作の場合（第４６Ｇ図）、
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリとの間で転送される。レコード・ゼロは、
ユーザー・データ領域中へのオフセット・ゼロにある。
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリとの間で転送される。レコード・ゼロは、
ユーザー・データ領域中へのオフセット・ゼロにある。
カウントに関与するＣＣＷ動作は常にヘッドをトラック
中の次のレコードへと向き付ける（第４６Ｈ図）。キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４６１図）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（第４６Ｈ図）。多重カウント、キー及
びデータに係わるＣＣＷ動作の場合、処理は、次のディ
レクトリ・エントリで始まり、最後の有効ディレクトリ
・エントリまで続く （第４６に図）。
中の次のレコードへと向き付ける（第４６Ｈ図）。キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４６１図）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（第４６Ｈ図）。多重カウント、キー及
びデータに係わるＣＣＷ動作の場合、処理は、次のディ
レクトリ・エントリで始まり、最後の有効ディレクトリ
・エントリまで続く （第４６に図）。
Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有
（１）序論
さて、１つのまたはそれ以上のＳ／３７０プロセツサの
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１６の管理及びマツピン
グについて詳細に説明する。
ための実（物理的）記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１６の管理及びマツピン
グについて詳細に説明する。
関連する図は次のとおりである。
第１０図は、Ｓ／８８仮想記憶１０６及び物理記憶１６
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的記憶領域１６２
−１８４の割り振りについて概念的に示す図である。
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的記憶領域１６２
−１８４の割り振りについて概念的に示す図である。
第４７図は、Ｓ／８８物理記憶ＩＳからＳ／８８領域を
獲得する方法を動的に示している。
獲得する方法を動的に示している。
第４８Ａ乃至に図は、マツピングがＳ／３７０記憶領域
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ツピングを示している。
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ツピングを示している。
記憶１６は、４ＫＢページ及び、各４ＫＢページ毎に１
つの複数の記憶マツプ・エントリ＜ｍｍｅ）に分割され
、合弁して記憶１６全体をマツプするｍ ｍ ｅアレイ
（第４８Ａ図）に含まれる。使用のため割当てられてい
ないエントリは、各エントリ（第４８ＡＩＩ）において
リスト中の前及び次のエントリの物理記憶ページ（ポイ
ンタ）を含めることによって「自由リスト」に結び付け
られる。Ｓ／８８オペレーテイング・システムのソフト
ウェア・ポインタは常に、自由リストの開始点を指し示
す。物理記憶ページは、この自由リストの開始からさま
ざまなプロセスに割当てられ、自由リストに戻されるペ
ージは、好適には自由リストの開始点に配置される。そ
の「前及び次の」ページ番号及び自由リストの開始に対
するソフトウェア・ポインタは、適切に更新される。
つの複数の記憶マツプ・エントリ＜ｍｍｅ）に分割され
、合弁して記憶１６全体をマツプするｍ ｍ ｅアレイ
（第４８Ａ図）に含まれる。使用のため割当てられてい
ないエントリは、各エントリ（第４８ＡＩＩ）において
リスト中の前及び次のエントリの物理記憶ページ（ポイ
ンタ）を含めることによって「自由リスト」に結び付け
られる。Ｓ／８８オペレーテイング・システムのソフト
ウェア・ポインタは常に、自由リストの開始点を指し示
す。物理記憶ページは、この自由リストの開始からさま
ざまなプロセスに割当てられ、自由リストに戻されるペ
ージは、好適には自由リストの開始点に配置される。そ
の「前及び次の」ページ番号及び自由リストの開始に対
するソフトウェア・ポインタは、適切に更新される。
システム／８８がブートされる時、これらのエントリは
、連続的なアドレス順に自由リストに配置され、この時
点火はわずがな数のページしが使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２．１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が回層となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑なルーチンを実行する必要がある。
、連続的なアドレス順に自由リストに配置され、この時
点火はわずがな数のページしが使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
６の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２．１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストから割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、細分化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が回層となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑なルーチンを実行する必要がある。
後述するアプリケーション・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０言己憶領域を「盗む」た
めの機能を与える。
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０言己憶領域を「盗む」た
めの機能を与える。
＜２）Ｓ／８８記憶１６のマッピング
しかし、先ず最初に、第４８Ａ乃至に図を参照して、Ｓ
／８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するためにＳ／８８オペレーテイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
／８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するためにＳ／８８オペレーテイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
ｐｔｅ−処理テーブル・エントリ（プロセスをあられす
） ｐｍｂ−プロセス・マツプ・ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、ａＰｔｅに対する（ｐｍｅの）ポインタを含むことに
なる。
） ｐｍｂ−プロセス・マツプ・ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、ａＰｔｅに対する（ｐｍｅの）ポインタを含むことに
なる。
ｐｍｂｐ−チエインの最初のｐｍｂに対するｐｔｅ中の
ポインタ ｐ（Ｈ４−ｐｎ＋ｂに含まれる（ａｐｔｅを指し示す）
プロセス・マツプ・エントリ ［ｌｌ１ＩＩｅ−物理的記憶マツプ・エントリ。ＬＬＩ
Ｉ１１ｅアレイ中に含まれると、システム、すなわち記
憶１６中の物理記憶の４ＫＢページ毎に１つのｍａｎｅ
が存在する。
ポインタ ｐ（Ｈ４−ｐｎ＋ｂに含まれる（ａｐｔｅを指し示す）
プロセス・マツプ・エントリ ［ｌｌ１ＩＩｅ−物理的記憶マツプ・エントリ。ＬＬＩ
Ｉ１１ｅアレイ中に含まれると、システム、すなわち記
憶１６中の物理記憶の４ＫＢページ毎に１つのｍａｎｅ
が存在する。
ａｐｔｅ−アクティブ・ページ・テーブル・エントリ。
ａｐｔブロック中に含まれると、システムの各固有仮想
ページ毎に１つのａｐｔａが存在する。
ページ毎に１つのａｐｔａが存在する。
ｖｐｎ−プロセスの仮想アドレス空間内の仮想ページ番
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
＜ｐｔｅ）に対してｐｍｔ中にポインタｐｔｅｐが存在
する。
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
＜ｐｔｅ）に対してｐｍｔ中にポインタｐｔｅｐが存在
する。
ｐｔｅｐ−１つのプロセスに対するプロセス・テーブル
・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
５（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上の［［ｌ［ｎｅアレイ（第４８Ｃ図
）からなり、好適な実施例では、５１２個の順序付けら
れたｍｍｅを含む。各ｍｎ＋ｅは、１つの４ＫＢの実記
憶をあられし、それゆえ、ｎｕｎｅアレイは、５１２Ｘ
４ＫＢ＝２ＭＢの連続的記憶をあられす。
・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
５（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上の［［ｌ［ｎｅアレイ（第４８Ｃ図
）からなり、好適な実施例では、５１２個の順序付けら
れたｍｍｅを含む。各ｍｎ＋ｅは、１つの４ＫＢの実記
憶をあられし、それゆえ、ｎｕｎｅアレイは、５１２Ｘ
４ＫＢ＝２ＭＢの連続的記憶をあられす。
第４７図の記憶マツプ・アレイは、概念的には、連続的
順序で配列されたｍｍｅアレイの全てのをあられしてい
る。
順序で配列されたｍｍｅアレイの全てのをあられしてい
る。
［ＩＩ［ＩＩｅは、通常、３つのリストのうちの１つに
連糸される。
連糸される。
１）使用済みリスト、プロセスに割当てられたｍｍ２）
リフレーム・リスト、自由リストに返却されるべきｍ［
［１ｅ ３）自由リスト、プロセスに割当て可能なｍａｎｅｏｏ
＋ＩＩＩｅが１つのリストから別のリストに移動される
時、それらのポインタは適切に更新される。
リフレーム・リスト、自由リストに返却されるべきｍ［
［１ｅ ３）自由リスト、プロセスに割当て可能なｍａｎｅｏｏ
＋ＩＩＩｅが１つのリストから別のリストに移動される
時、それらのポインタは適切に更新される。
もしそれらがリスト上にないなら、それらは、恒久的に
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用される［
ＩＩＩＩＩｅデータ構造は、第４８Ｂ図で示す３つのリ
スト・ポインタを含み、ことで、 フラグは、 連結済み ページが連結されている Ｉ１０１０中 ディスクＩ／Ｏが＋進行中書込み
このフレームのための最後の（または現在の）Ｉｌｏが
ディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にＰＴ
Ｗ（物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でｐｆが待っている 次のｍｍｅ 次のｍｔｎｅに対するｐｐｎ （物理的
ページ番号） 前のｌｌｌＩｍｅ 前のｍｍｅに対するｐｐｎアドレ
ス メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のＪ ｍ１ｌｌｅフイールドが、連鎖
リスト（使用済み、リフレーム、自由リスト）を作成す
るために使用される。
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用される［
ＩＩＩＩＩｅデータ構造は、第４８Ｂ図で示す３つのリ
スト・ポインタを含み、ことで、 フラグは、 連結済み ページが連結されている Ｉ１０１０中 ディスクＩ／Ｏが＋進行中書込み
このフレームのための最後の（または現在の）Ｉｌｏが
ディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にＰＴ
Ｗ（物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でｐｆが待っている 次のｍｍｅ 次のｍｔｎｅに対するｐｐｎ （物理的
ページ番号） 前のｌｌｌＩｍｅ 前のｍｍｅに対するｐｐｎアドレ
ス メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のＪ ｍ１ｌｌｅフイールドが、連鎖
リスト（使用済み、リフレーム、自由リスト）を作成す
るために使用される。
Ｓ／８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが、次のｍｍｅ
及び前のｍ［［Ｉｅに対する物理的ページである。好適
な実施例では、各ｍｍｅアレイ（第４８Ｃ図）が１２８
個のポインタのアレイであり、そのめいめいがｍ［［ｌ
ｅアレイの仮想アドレスである。
獲されるとき後述のように変更されるのが、次のｍｍｅ
及び前のｍ［［Ｉｅに対する物理的ページである。好適
な実施例では、各ｍｍｅアレイ（第４８Ｃ図）が１２８
個のポインタのアレイであり、そのめいめいがｍ［［ｌ
ｅアレイの仮想アドレスである。
最初のｎ個のポインタは、全てのｍｍｅアレイの順序リ
ストである。残りの１２８−ｎ個のポインタは、ＮＵＬ
Ｌである。このことは、１２８Ｘ２ＭＢ ＝ ２５６
Ｍ、 Ｂの実記憶を追跡する能力を与える。これらの各
ポインタは、物理ページ番号（ｐｐｎ）と呼ばれる、物
理アドレスの１６＠の高位ビットをもち、特定のｒＢ［
［ｌｅに対するポインタとして使用される。ｐｐｎの７
つの高位ビットは、ｍ［ＩＩｅアレイを選択し、ｐｐｎ
の９つの下位ビットがそのアレイ内のｌ１１０１＋３を
選択する。物理アドレスの１２個の下位ビットは、記憶
１６の実（物理）ページへのオフセットである。
ストである。残りの１２８−ｎ個のポインタは、ＮＵＬ
Ｌである。このことは、１２８Ｘ２ＭＢ ＝ ２５６
Ｍ、 Ｂの実記憶を追跡する能力を与える。これらの各
ポインタは、物理ページ番号（ｐｐｎ）と呼ばれる、物
理アドレスの１６＠の高位ビットをもち、特定のｒＢ［
［ｌｅに対するポインタとして使用される。ｐｐｎの７
つの高位ビットは、ｍ［ＩＩｅアレイを選択し、ｐｐｎ
の９つの下位ビットがそのアレイ内のｌ１１０１＋３を
選択する。物理アドレスの１２個の下位ビットは、記憶
１６の実（物理）ページへのオフセットである。
メモリ・マツプ情報構造（第４８Ｄ図）は、マツプのた
めに使用されるメモリを追跡するために使用され、ここ
で、 ｍｍｅマツプ１ｎｆｏｐ−１最初の［Ｉ］ｍｅマツプ情
報構造に対するポインタ 次のＩＩ１ｍｅマツプ１ｎｆｏｐ次の［ｌ１ｌＩＩｅマ
ツプ情報構造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１Ｇ） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
めに使用されるメモリを追跡するために使用され、ここ
で、 ｍｍｅマツプ１ｎｆｏｐ−１最初の［Ｉ］ｍｅマツプ情
報構造に対するポインタ 次のＩＩ１ｍｅマツプ１ｎｆｏｐ次の［ｌ１ｌＩＩｅマ
ツプ情報構造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１Ｇ） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
ｐｐｎ このページのためのｍｍｅに対する物理的ペ
ージ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４８Ｅ図）は、仮想記憶の所有者と、ページの仮
想アドレスと、ページ・フォールトである場合のディス
ク・アドレスの実メモリ・アドレスを示す。
ージ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４８Ｅ図）は、仮想記憶の所有者と、ページの仮
想アドレスと、ページ・フォールトである場合のディス
ク・アドレスの実メモリ・アドレスを示す。
もし２つの以上のプロセスが同一の仮想空間を共有して
いるなら、その全てのプロセスは、ａｐｔｅトレーラ（
第４８Ｇ図）によって識別され、各仮想ページ毎のａｐ
ｔｅがそのトレーラを指し示す。
いるなら、その全てのプロセスは、ａｐｔｅトレーラ（
第４８Ｇ図）によって識別され、各仮想ページ毎のａｐ
ｔｅがそのトレーラを指し示す。
ａｐｔｅ構造は、次のものを含む。
アドレスにいて、
実アドレス （フラグｍｍｅが１に割当てられている）
４にページ
ディスク・アドレス （フラグｍｍｅがＯに割当てられ
ている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｍｔｎｅ割当て済み ページが記憶をもつ待機 割当て
られ、このページを待つ Ｉ１０エラー ページ上でＩ１０エラーが生じた ａｐｔｅ解放 Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バッチ ブート時にページがパッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カウント このページを共有するプロセスの数ｖｐａｇ
ｅ 仮想ページ番号。ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６゛ビツトからなる。
ている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｍｔｎｅ割当て済み ページが記憶をもつ待機 割当て
られ、このページを待つ Ｉ１０エラー ページ上でＩ１０エラーが生じた ａｐｔｅ解放 Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バッチ ブート時にページがパッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カウント このページを共有するプロセスの数ｖｐａｇ
ｅ 仮想ページ番号。ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６゛ビツトからなる。
ｐｒｏｃｅｓｓ ｐｔｒ 各プロセス毎のｐｔｅのア
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
各ａｐｔｅは、１２バイト長であり、各アクティブ・ペ
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図）中に
は２５６個のエントリが含まれている。
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図）中に
は２５６個のエントリが含まれている。
ブロック内のａｐｔｅの相対的位置は、意味がない。
全ての未使用ａｐｔｅは、自由ａｐｔｅｐリスト上に連
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
ａｐｔ トレーラ（第４８Ｇ図）は、共有されたプログ
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）またはａｐｔｅによって指し示さ
れる。プログラム毎に（領域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、ページが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）またはａｐｔｅによって指し示さ
れる。プログラム毎に（領域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、ページが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。
ａｐｔ トレーラ構造は、次のものを有する。
ｒｌ ｐｒｏｃｓ このトレーラを使用しているプ
ロセスの番号 Ｖベース この領域の第１の仮想ページ（９Ｘ域ベース
ｖｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プ
ロセス毎のアレイ情報である。
ロセスの番号 Ｖベース この領域の第１の仮想ページ（９Ｘ域ベース
ｖｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プ
ロセス毎のアレイ情報である。
ｎｐｐアレイのサイズ
ｎ ｐｔｗａ この時点で接続されているＰＴＷの数ａ
ｐｔｅｐこのページのＡＰＴＥに対するポインタプロセ
ス・テーブル・エントリ（ｐｔｅ） （第４８Ｈ図）
は、プロセスを管理するために必要な情報を含む。それ
は、そのプロセスの仮想アドレス空間についての情報を
含む。各ページ・エントリは、次のものを含む。
ｐｔｅｐこのページのＡＰＴＥに対するポインタプロセ
ス・テーブル・エントリ（ｐｔｅ） （第４８Ｈ図）
は、プロセスを管理するために必要な情報を含む。それ
は、そのプロセスの仮想アドレス空間についての情報を
含む。各ページ・エントリは、次のものを含む。
最初のｐｍｂポインタ このプロセスのｐ［［ｌｂのリ
スト中の最初のｐｍｂに対するポインタ マツプ・ルート・テーブル物理アドレス 物理マツプの
物理アドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ルート・ポインタプロセス 仮想マツプ・イ
メージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
スト中の最初のｐｍｂに対するポインタ マツプ・ルート・テーブル物理アドレス 物理マツプの
物理アドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ルート・ポインタプロセス 仮想マツプ・イ
メージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ｎｅｘｔｐ このプロセスの次のｐｍｂに対するポイ
ンタ ベースｖｐｎベース仮想ページ番号、このｐｌＩｌｂの
最初の仮想ページ番号（６個の下位ビットは、ゼロとな
る） マツプ・アドレス マツプの物理アドレスｐｒｎｅ
プロセス・マツプ・エントリ０−６３、この構造の残り
の部分は、ページ毎のアレイの情報である。このアレイ
へのインデックスは、ｖｐｎの下位６ビツトである。
ンタ ベースｖｐｎベース仮想ページ番号、このｐｌＩｌｂの
最初の仮想ページ番号（６個の下位ビットは、ゼロとな
る） マツプ・アドレス マツプの物理アドレスｐｒｎｅ
プロセス・マツプ・エントリ０−６３、この構造の残り
の部分は、ページ毎のアレイの情報である。このアレイ
へのインデックスは、ｖｐｎの下位６ビツトである。
フラグについて、
ｏ＋ｅｍ未使用（１）での使用 使用済みページのコピ
ーがメモリ中にある。
ーがメモリ中にある。
フェンス このページは、フェンス・ページである。
接続済み 入来した時このページを接続する書込み時コ
ピー 書き込まれた時コピーバッチ済 ページは、パッ
チされたコート・ページである。
ピー 書き込まれた時コピーバッチ済 ページは、パッ
チされたコート・ページである。
ｕｆｅｎｃｅ ユーザー・フェンス・ページさらに、
ａｐｔｅｐ このページのＡＰＴＥに対するポインタ
プロセス管理テーブル（第４８Ｊ図）は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタプロセスのリストと
、システムで回層なページの数と、関与するページの数
を含む。
プロセス管理テーブル（第４８Ｊ図）は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタプロセスのリストと
、システムで回層なページの数と、関与するページの数
を含む。
第４８に図の物理テーブル・ワード（ｐｔｗ）は次のも
のを含む。
のを含む。
ａｃｌ ｐｔｗアクセス・コード
ｐｐｎ 所望するページの物理ページｉ号ａｃ２
ｐｔｗアクセス・コード Ｕ このｐｔｖは、使用さ・れている（３）スター
トアップ手続き システム７８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
ｐｔｗアクセス・コード Ｕ このｐｔｖは、使用さ・れている（３）スター
トアップ手続き システム７８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用記
憶（ＦＲＯＭ）１８１ （第１２図）がＳ／８８及びＳ
／３７０素子上で診断及び自己テストを走らせる。この
タスクの完了時、Ｆ ＲＯＭ １８１がマスター・ディ
スク（図示しない）からＳ／８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
憶（ＦＲＯＭ）１８１ （第１２図）がＳ／８８及びＳ
／３７０素子上で診断及び自己テストを走らせる。この
タスクの完了時、Ｆ ＲＯＭ １８１がマスター・ディ
スク（図示しない）からＳ／８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
モジュール、スタートアップ・コードは、全ての構成さ
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
このモジュール・ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コード・コ
マンド・ファイル中にはあるステートメントが挿入され
る。例えば、３つのＳ／３７０プロセツサ２１．２３と
、２５．２７と、２９．３１及び、該プロセッサのため
のＳ／３７０記憶領域１６２．１６３と１６４をもつ第
１０図の構成を想定すると、モジュール・スタートアッ
プ・コード・コマンド・ファイル中には次のようなステ
ートメントが挿入される。
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コード・コ
マンド・ファイル中にはあるステートメントが挿入され
る。例えば、３つのＳ／３７０プロセツサ２１．２３と
、２５．２７と、２９．３１及び、該プロセッサのため
のＳ／３７０記憶領域１６２．１６３と１６４をもつ第
１０図の構成を想定すると、モジュール・スタートアッ
プ・コード・コマンド・ファイル中には次のようなステ
ートメントが挿入される。
Ｓ／３７０プロセツサ＄ Ｉ ＶＭ８メガバイト・スタ
ート Ｓ／３７０プロセツサ＃２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プロセツサ＃３ＶＳＥ １６メガバイト・ス
タート ＜４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、井２
または＃３プロセッサのために、記憶１６から実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーテイン
グ・システムが、「盗まれた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、Ｓ／８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである。これらの機能を実行するために、
５つのサブルーチンが使用される。
ート Ｓ／３７０プロセツサ＃２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プロセツサ＃３ＶＳＥ １６メガバイト・ス
タート ＜４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、井２
または＃３プロセッサのために、記憶１６から実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーテイン
グ・システムが、「盗まれた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、Ｓ／８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである。これらの機能を実行するために、
５つのサブルーチンが使用される。
Ａ） このサブルーチン、Ｓ／３７０記憶置換は、Ｓ／
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整数値である。
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整数値である。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｄｉｓｐｌａｃｅ−
ｓｔｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｓｔｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５Ｌ
ｂｉｎａｒｙ（１５））；
ｃａｌｌ Ｓ／３７０ ｄｉｓｐｌａｃｅ−ｓｔａｒ（
ｎブロック＋ Ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力）所望の連続メガバイトの数 ｐｐｎ （出力）ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号。ｐｐｎの下位８ビ
ツトはゼロとなり、そのブロックのベース実ア′ドレス
は、４０９６ ）：：ｐｐｎとなる。
ｎブロック＋ Ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力）所望の連続メガバイトの数 ｐｐｎ （出力）ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号。ｐｐｎの下位８ビ
ツトはゼロとなり、そのブロックのベース実ア′ドレス
は、４０９６ ）：：ｐｐｎとなる。
エラーコード（出力）
空き不十分−少なくともＩＭＢを配置するために利用可
能な十分な連続自由ブロックがない。
能な十分な連続自由ブロックがない。
過小供与−配置されたＭＢの数が必要量より小さい。
Ｂ） サブルーチンＳ／３７０記憶置換は、Ｓ／８８オ
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｒｅｐｌａｃｅ−ｓｔｏ
ｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） １
ｃａｌｌ Ｓ／３７０ ｒｅｐｌａｃｅ−ｓｔｏｒ（ｎ
ブロック、ｐｐｎ。
ブロック、ｐｐｎ。
エラーコード）；
引数−ｎブロック（人力）
返されている連続メガバイトの数
ｐｐｎ （入力）
ブロックのベースの物理ページ番号。ｐｐｎの８つの最
下位ビットはゼロでなくてはならない。
下位ビットはゼロでなくてはならない。
エラーフード（出力）
自由接続不可−■Ｏ８に記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。
／３７０記憶クローズを使用しなくてはならない。
Ｃ）サブルーチンＳ／３７０記憶オープンは、以前に配
置された物理記憶の一部、または全てを呼び出し側の仮
想アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののｐｔｅ及びｐｍｅが形成され、仮想から
実へのマツピングが確立される。そのアクセス・コード
は、「読取／書込」であり、記憶が接続される。
置された物理記憶の一部、または全てを呼び出し側の仮
想アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののｐｔｅ及びｐｍｅが形成され、仮想から
実へのマツピングが確立される。そのアクセス・コード
は、「読取／書込」であり、記憶が接続される。
用法：
ｄｅｃｌａｒｅ Ｓ／３７（ｊｏｐｅｎ−ｓｔｏｒ ｅ
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ：
ｃａｌｌ Ｓ／３７ｆｊｏｐｅｎ ５ｔｏｒ（ｎブロッ
ク。
ク。
ｐｐＱ。
ｖｐｎ。
エラーコード）；
引数：
ｎブロック（入力）
要求される連続的メガバイトの数
ｐｐｎ（出力）
その領域の最初の４にページの物理ページ番号。ｐｐｎ
の下位８ビツトはゼロとなる。
の下位８ビツトはゼロとなる。
ｖｐｎ （出力）
その領域の最初の４にページの仮想ページ番号。ｐｐｎ
の下位８ビツトはゼロとなり、仮想アドレスは、↓０９
６＊ｖｐｎとなる。
の下位８ビツトはゼロとなり、仮想アドレスは、↓０９
６＊ｖｐｎとなる。
エラーコード（出力）
返されるエラーコード
Ｄ）サブルーチンＳ／３７０記憶クローズは、以前にオ
ープンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
ープンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
適切なａｐｔｅ及、びｐｍｅがＳ／８８オペレーテイン
グ・システムに返され、おのおののｐｔｅ及びｐｌ？ｌ
ｅが形成され、仮想から実へのマツピングがフォールト
される。物理記憶はＳ／３７０配置記憶ルーチンに戻さ
れる。
グ・システムに返され、おのおののｐｔｅ及びｐｌ？ｌ
ｅが形成され、仮想から実へのマツピングがフォールト
される。物理記憶はＳ／３７０配置記憶ルーチンに戻さ
れる。
用法：
ｄｅｃｌａｒｅ Ｓ／３７３ｃｌｏｓｅ−ｓｔａｒ ｅ
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） １
ｃａｌｌ Ｓ／３７０．、−ｃｌｏｓｅ ５ｔｏｒ（ｎ
ブロック。
ブロック。
ｖｐｎ。
エラーコード）；
引数：
ｎブロック（入力）
戻される連続的メガバイトの数
ｖｐｎ（入力）
戻される領域の最初の４にページの仮想ページ番号。
エラーコード（出力）
返されるエラーコード
Ｅ）空取得は、５ＴＡＲＴ ３７０ルーチンによって
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ
３７０プログラムを５７８８監視モードにおく。５ＴＡ
ＲＴ ３７０が一旦監視モードにあると、Ｓ／８８オ
ペレーテイング・システムから記憶のブロックを除去し
、記憶を各Ｓ／３７０プロセツサに再割当てするために
、ベクタデポインタを変更することができる。
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ
３７０プログラムを５７８８監視モードにおく。５ＴＡ
ＲＴ ３７０が一旦監視モードにあると、Ｓ／８８オ
ペレーテイング・システムから記憶のブロックを除去し
、記憶を各Ｓ／３７０プロセツサに再割当てするために
、ベクタデポインタを変更することができる。
このサブルーチンは、メモリ割当てを変更し、Ｓ／８８
プロセツサの割り込みレベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
プロセツサの割り込みレベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０．、−ｇａｉｎ−ｆｒｅｅ
ｄｏｍ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｄｏｍ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ：
ｃａｌｌ Ｓ／３７０Ｊｒｅｅｄｏｍ（ｇｉｖｅ−ｔａ
ｋｅ。
ｋｅ。
エラーコード）；
引数
ｇｉｖｅ−ｔａｋｅ（入力）
値Ｏは呼び出し側を、アプリケーション・ユーザー状態
に戻し、別の値は呼び出し側を、監視状態にセットする
。
に戻し、別の値は呼び出し側を、監視状態にセットする
。
エラーコード（出力）
戻されたエラー・コード
上述のサブルーチンの機能は、次のとおりである。
Ｓ／３７０置換記憶
１〕空を獲得し、ａｖｔｅアレイ自由リストをロックす
る。
る。
２）隣接自由ｒｆＩｍｅの最大のストリングを探して自
由リストを検索する。
由リストを検索する。
３）両端をＭＢ境界に丸め、ストリング中の４ＫＢブロ
ツクの数である、ｎｂｌｋを計算。
ツクの数である、ｎｂｌｋを計算。
４）もしｎｂｉｋ ＞ ｎブロックなら、ｎｂｌｋをｎ
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
５）自由リストからｍｍｅの選択したストリングを外す
。
。
６）システム可用カウントからｎページを弓く 。
７ ） ｍｍｅアレイ自由リストをロック解除し、空き
を供給。
を供給。
８ ） ｐｐｎ＝ベースｐｐｎ
もしｎｂｌｋ ＜ ｎブロックならｒｃ＝エラーもしｎ
ブロックく＝０ならｒＱ＝エラーもしエラーなしならｒ
ｃ＝Ｏ ３／ ３ ７ ０ Ｓ己 憶 置 換１）全てのエ
ントリが接続されている訳ではないことをチエツクし、
フラグをゼロにセットし、ｃｍｅを適切に連鎖させる。
ブロックく＝０ならｒＱ＝エラーもしエラーなしならｒ
ｃ＝Ｏ ３／ ３ ７ ０ Ｓ己 憶 置 換１）全てのエ
ントリが接続されている訳ではないことをチエツクし、
フラグをゼロにセットし、ｃｍｅを適切に連鎖させる。
もし問題が生じたらエラーを返す。
２）空きを獲得し、［［＋［［ｌｅアレイ自由リストを
ロックする。
ロックする。
３ ） ｍ＋ｎｅを繋ぎあわせるための良好な位置を求
めて自由リストを検索する。
めて自由リストを検索する。
ａ３ベースｐｐｎの隣の最初の候補
す、リストの最後の第２の候補
４）ブロックの全体を自由リスト上に繋ぎあわせる。
５）システム曲用カウント中にｎｐａｇｅを追加する。
６）Ｉｌｌ［［ｌｅアレイ自由リストをロック解除し、
空きを供給する。
空きを供給する。
Ｓ／３７０記憶オープン
１）このプロセスのテーブル・エントリを見出し、ｐｍ
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍｒｎｅがあることを確認する。もし
問題があるならエラーを返す。
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍｒｎｅがあることを確認する。もし
問題があるならエラーを返す。
２）もし必要なら、ｐｍｂ及びａｐｔｅのために、接続
された空間を割り振る。
された空間を割り振る。
３）構造全体をセットアツプする：
ａｕｎｅ連結及び接続済み
＋１１１１１８． ａｐｔｅｐ−＞ａｐｔａｐｍｅ、
ｑｐｔｅｐ−＞ａｐｔｅ 全てのフラグが適切にセットされた ａｐｔｅ、 Ｐｔｅｐ−＞ｐｔｅ ４）新しく構成されたｐ［ＩＩｂチエインをタスクのｐ
ｔｎｂチエインに結び付ける。
ｑｐｔｅｐ−＞ａｐｔｅ 全てのフラグが適切にセットされた ａｐｔｅ、 Ｐｔｅｐ−＞ｐｔｅ ４）新しく構成されたｐ［ＩＩｂチエインをタスクのｐ
ｔｎｂチエインに結び付ける。
記憶クローズ
１）このプロセスのテーブル・エントリを見出し、＄ｏ
ｐｅｎ、−ｓｔｏｒａｇｅによって構成されたｐｍｂを
見出す。もし何も見付からないなら戻る。
ｐｅｎ、−ｓｔｏｒａｇｅによって構成されたｐｍｂを
見出す。もし何も見付からないなら戻る。
２）これらのｐｍｂをプロセスのｐｍｂチエインから切
り放す。
り放す。
３）各Ｂｐｔｅ＠に、実記憶マツピングをフォールトす
るために５ｅｔｕｐ ｐｔｗを呼び出す。
るために５ｅｔｕｐ ｐｔｗを呼び出す。
４）ＯＳに対して、ｐｍｂとａｐｔｅのための連繋され
た空間を返す。
た空間を返す。
６ ） ｍｏｄｅを、記憶配置ルーチンに戻す。
空き獲得
１ ） ｇｉｖｅ−ｔａｋｅ引数のアドレスを取得２）
もし空きを放棄するなら、ステップ７へ行く 。
もし空きを放棄するなら、ステップ７へ行く 。
以下のステップは、空きを獲得する。
３）ＯＳに、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。
トラップ１３を実行。
４）ユーザー・スタック・アドレスを取得して、システ
ム・スタック・ポインタとスワップ５）ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
ム・スタック・ポインタとスワップ５）ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
以下のステップは、空きを放棄するものである。
マ）セーブされたシステム・スタック・アドレスを戻し
、システム・スタック・ポインタヘスワップする。
、システム・スタック・ポインタヘスワップする。
８）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
１１）トラップ・ハンドラがＯＳへ戻る。
１２）ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。
し側に戻る。
（６） ｍｍｅの選択されたストリングを自由リストか
ら外すこと ＦＩＲＳＴ ＭＭＥは、連鎖から外されるべきストリ
ング中の最初のｍｍｅに関連し、ベースｐｐｎは、その
ｐｐｎ（＠Ａ理ページ番号）を含み、ＬＡＳＴＭ、ＭＥ
は、そのストリングの最後の［ＩＩｍｅに関連する。も
しＦＩＲＳＴ ＭＭＥが自由リストの先頭にあるなら
くその以、前のｍｍｅフィールドは、ゼロに等しい）、
自由リスト・ポインタは、ＬＡＳＴ ＭＭＥの次のｎ
ｖｅフィールドに等しくセットされる。こうして、ＬＡ
ＳＴ ＭＭＥに続＜［［ｌＩ［Ｉｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ ＭＭＥの
以前のｍｏｄｅの次の。。。フィールドがＬＡＳＴ
ＭＭＥの次のｍｍｅフィールドに等しくセットされる。
ら外すこと ＦＩＲＳＴ ＭＭＥは、連鎖から外されるべきストリ
ング中の最初のｍｍｅに関連し、ベースｐｐｎは、その
ｐｐｎ（＠Ａ理ページ番号）を含み、ＬＡＳＴＭ、ＭＥ
は、そのストリングの最後の［ＩＩｍｅに関連する。も
しＦＩＲＳＴ ＭＭＥが自由リストの先頭にあるなら
くその以、前のｍｍｅフィールドは、ゼロに等しい）、
自由リスト・ポインタは、ＬＡＳＴ ＭＭＥの次のｎ
ｖｅフィールドに等しくセットされる。こうして、ＬＡ
ＳＴ ＭＭＥに続＜［［ｌＩ［Ｉｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ ＭＭＥの
以前のｍｏｄｅの次の。。。フィールドがＬＡＳＴ
ＭＭＥの次のｍｍｅフィールドに等しくセットされる。
もしＬＡＳＴ ＭＭＥに絖＜＋＋＋ｍｓ（その次のｍ
ｍｅフィールドはゼロではない）が存在するなら、ＬＡ
ＳＴ ＭＭＥに続＜ｌｌ１ａＩｅの以前（Ｄ ｍｍｅ
フィールドがＦＩＲＳＴ ＭＭＥのｐｒｅＶ ＩＩＩ
［Ｉ１８フィールドに等しくセットされる。
ｍｅフィールドはゼロではない）が存在するなら、ＬＡ
ＳＴ ＭＭＥに続＜ｌｌ１ａＩｅの以前（Ｄ ｍｍｅ
フィールドがＦＩＲＳＴ ＭＭＥのｐｒｅＶ ＩＩＩ
［Ｉ１８フィールドに等しくセットされる。
（ｅ）ＳＴＣＩに対する記憶ベース及びサイズの書込み
Ｓ／８８ ０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。４１！或アレイは、Ｓ／３７
０プロセツサのためのベースｐｐｎ及びｎブロックを含
むＳ／８８カーネル記憶中にＷ築される。ｎブロックと
いう用語は、記憶の連続的なメガバイトを意味する。そ
れは、取得された（連鎖されていない） ｍｍｅＯ数を
２５６で割った値に等しい。各Ｓ／３７０プロセツサの
ためのＥＸＥＣ３７０タスクがその個々のＳ／８８プロ
セツサ中で開始される時、そのタスクは、ＳＴＣ■ワー
ドをアセンブルするために、対応するベースｐｐｎ及び
ｎブロックを使用する。このワードは次に、（ローカル
記憶２１０アドレス空間中の）仮想アドレス００７ＥＯ
ＩＦＣに書き込まれ、５７８８オペレーテイング・シス
テムに透過的な５ＴＣＩレジスタ４０４及び４０５（第
３２Ｂ図）の初期化を引き起こす。
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。４１！或アレイは、Ｓ／３７
０プロセツサのためのベースｐｐｎ及びｎブロックを含
むＳ／８８カーネル記憶中にＷ築される。ｎブロックと
いう用語は、記憶の連続的なメガバイトを意味する。そ
れは、取得された（連鎖されていない） ｍｍｅＯ数を
２５６で割った値に等しい。各Ｓ／３７０プロセツサの
ためのＥＸＥＣ３７０タスクがその個々のＳ／８８プロ
セツサ中で開始される時、そのタスクは、ＳＴＣ■ワー
ドをアセンブルするために、対応するベースｐｐｎ及び
ｎブロックを使用する。このワードは次に、（ローカル
記憶２１０アドレス空間中の）仮想アドレス００７ＥＯ
ＩＦＣに書き込まれ、５７８８オペレーテイング・シス
テムに透過的な５ＴＣＩレジスタ４０４及び４０５（第
３２Ｂ図）の初期化を引き起こす。
第１９Ａ図及び第２０図に関連して以前に説明した切り
放し機５２１６及びＢＣＵインターフェース論理２５３
は、レジスタ４０４及び４０５を初期化するために使用
される。
放し機５２１６及びＢＣＵインターフェース論理２５３
は、レジスタ４０４及び４０５を初期化するために使用
される。
しかし、好適な実施例では、第３２Ｂ図に示すように、
レジスタ４０４，４０５は、（ＢＣＵローカル・データ
・パス２２３に接続されるのではなくて）直接Ｓ／８８
プロセツサ・データ・バス１６１Ｄに接続される。論理
２１６のデコード論理２８０は、Ｓ／８８ハードウエア
からＡＳをブロックしＤＳＡＣＫをプロセッサ６２に戻
すために上記仮想アドレスをデコードする。レジスタ４
０４．４０５は、５ＴＣＩ選択１ｉ１４５８を介して論
理２５３からイネーブルされる。ＳＴＣＩワードのビッ
ト２７−２０は、５ＴＣＩｒベースＪアドレスを形威し
、ビット２３−２０は、Ｓ／３７０記憶「サイズｊ値を
形成する。ビット１９−０はゼロである。
レジスタ４０４，４０５は、（ＢＣＵローカル・データ
・パス２２３に接続されるのではなくて）直接Ｓ／８８
プロセツサ・データ・バス１６１Ｄに接続される。論理
２１６のデコード論理２８０は、Ｓ／８８ハードウエア
からＡＳをブロックしＤＳＡＣＫをプロセッサ６２に戻
すために上記仮想アドレスをデコードする。レジスタ４
０４．４０５は、５ＴＣＩ選択１ｉ１４５８を介して論
理２５３からイネーブルされる。ＳＴＣＩワードのビッ
ト２７−２０は、５ＴＣＩｒベースＪアドレスを形威し
、ビット２３−２０は、Ｓ／３７０記憶「サイズｊ値を
形成する。ビット１９−０はゼロである。
Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化機能 ５７８８オペレーテイング・システムの知識なくＳ／８
８中に在駐するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するｔ二めのさまざ
まなシナリオがある。以下その３つを説明する。
みのための初期化機能 ５７８８オペレーテイング・システムの知識なくＳ／８
８中に在駐するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するｔ二めのさまざ
まなシナリオがある。以下その３つを説明する。
第１の方法は、Ｓ／３７０割り込みハンドラをＳ／８８
オペレーテイング・システム第１レベル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することによって、５７８８オ
ペレーテイング・システム・カーネルを変更するもので
ある。割り込みベクタのテーブルは、割り込みハンドラ
・アセンブリ・ソース中に含まれ、そのベクタは、ソー
ス中で、Ｓ／３７０割つ込みハンドラ・コードを指し示
すように変更される。
オペレーテイング・システム第１レベル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することによって、５７８８オ
ペレーテイング・システム・カーネルを変更するもので
ある。割り込みベクタのテーブルは、割り込みハンドラ
・アセンブリ・ソース中に含まれ、そのベクタは、ソー
ス中で、Ｓ／３７０割つ込みハンドラ・コードを指し示
すように変更される。
この方法は、次のようなＳ／８８アーキテクチヤの方法
とは著しく異なる。
とは著しく異なる。
１）割り込みする各装置は、Ｓ／８８オペレーテイング
・システムに対して、その装置と、そのバス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
・システムに対して、その装置と、そのバス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
２）第１レベルの割り込みハンドラが割り込みを受領す
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
３）その割り込みコードが完了した時、その割り込みコ
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。Ｓ／３７０割
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達成するためには最も迅速で最も安価な方法
である。しかし、この方法は、５７８８オペレーテイン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０フードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達成するためには最も迅速で最も安価な方法
である。しかし、この方法は、５７８８オペレーテイン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０フードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。
第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
この第２の方法は、Ｓ／３７０割り込みコードをＳ／８
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みへフタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ、’３７０初期化ルーチンが記憶を「取得」する
。初期化ルーチンは、Ｓ／８８オペレーテイング・シス
テム・カーネル記憶領域を変更しているので、それは、
前記説明で記憶を「取得」するために示された様式で「
空きを獲得」する必要がある。この第２の方法は、Ｓ／
８８オペレーテイング・システム・カーネルが新しくリ
リースされる毎にメンテナンス修正を行う必要はない。
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みへフタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ、’３７０初期化ルーチンが記憶を「取得」する
。初期化ルーチンは、Ｓ／８８オペレーテイング・シス
テム・カーネル記憶領域を変更しているので、それは、
前記説明で記憶を「取得」するために示された様式で「
空きを獲得」する必要がある。この第２の方法は、Ｓ／
８８オペレーテイング・システム・カーネルが新しくリ
リースされる毎にメンテナンス修正を行う必要はない。
しかし、Ｓ ／ ３７０ 第１つ込みは、Ｓ／８８オペ
レーテイング・システムが立ち上がって走る後でなけれ
ば機能しない。
レーテイング・システムが立ち上がって走る後でなけれ
ば機能しない。
第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み収り専用記憶（ＲＯＳ）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶記憶量置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で可屈でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
の読み収り専用記憶（ＲＯＳ）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶記憶量置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で可屈でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
１）Ｓ／３７０ （例えば、ＢＣＵ１６Ｂ中のＤＭＡＣ
２０９）が割り込み要求を活動化する。
２０９）が割り込み要求を活動化する。
２）Ｓ／８８プロセツサ・ユニット６２が割り込み肯定
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
３）ＢＣＵがデータ・バス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間空間的オフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間空間的オフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
４）結局、プロセッサ６２は４バイト割り込みベクタを
入手するために記憶読取サイクルを実行することになる
。
入手するために記憶読取サイクルを実行することになる
。
６）ＢＣＵは、（仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた
）自己の４バイト割り込みベクタを提供する。Ｓ／３７
０ ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だ
けのベクタと、ＲＯＳボード同期化などを含む。
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた
）自己の４バイト割り込みベクタを提供する。Ｓ／３７
０ ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だ
けのベクタと、ＲＯＳボード同期化などを含む。
コノ方法は、Ｓ／３７０ハードウエアを同期化するなど
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
Ｅ２６．Ｓ／８Ｂオペレーテイング・システムを変更す
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０−サー
ビス・ルーチン開始ｊにおける方法が上記で与えられた
。これは、Ｓ／８８オペレーテイング・システム・カー
ネルに追加すべき特殊にＯＳサービス・コール「トラッ
プ１３命令」ルーチンを書き込むことに関与する。
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０−サー
ビス・ルーチン開始ｊにおける方法が上記で与えられた
。これは、Ｓ／８８オペレーテイング・システム・カー
ネルに追加すべき特殊にＯＳサービス・コール「トラッ
プ１３命令」ルーチンを書き込むことに関与する。
このトラップ１３割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、Ｓ／８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、Ｓ／８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
第２の方法は、当該Ｏ８の変更を行わない。特殊レジス
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣＵ読取専
用記憶（図示しない）に在駐させられ、トラップ１３コ
ードと同様に機能する。前に説明した空き獲得ルーチン
は、トラップ１３命令を発行する代わりにＢＣＵ特殊レ
ジスタに書込みを行うことを除けば、全く同一に機能す
る。
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣＵ読取専
用記憶（図示しない）に在駐させられ、トラップ１３コ
ードと同様に機能する。前に説明した空き獲得ルーチン
は、トラップ１３命令を発行する代わりにＢＣＵ特殊レ
ジスタに書込みを行うことを除けば、全く同一に機能す
る。
Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリや５７８８オペレーテイング・システム・カーネル
の結合を必要としない。
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリや５７８８オペレーテイング・システム・カーネル
の結合を必要としない。
自由リストの先頭のアドレスは、アプリケーション・プ
ログラムに９用である。
ログラムに９用である。
さて、第４９図及び第５０図を参照して、単一化された
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセツサ・二ニット４．ｔ、
Ｓ／３７Ｃ）’ロセツサ・ユニットのためのサービス・
プロセッサの役目を果たす）。
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセツサ・二ニット４．ｔ、
Ｓ／３７Ｃ）’ロセツサ・ユニットのためのサービス・
プロセッサの役目を果たす）。
（１）序論
この章は、第４９図及び第５０図を参照して、第７図の
組みユニット２１．２３なとの同期についてその状態を
法定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
組みユニット２１．２３なとの同期についてその状態を
法定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的にＳ／８８−ｆｃｔセッサ・ユニットの
初期化及び同期化なく機能するＳ／８８（好適な実施例
）に注目する。この動作方法は、手短にだけ説明する。
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的にＳ／８８−ｆｃｔセッサ・ユニットの
初期化及び同期化なく機能するＳ／８８（好適な実施例
）に注目する。この動作方法は、手短にだけ説明する。
さらに、米国特許第４４６３２１５号の関連部分の説明
についてもここで繰り返す。
についてもここで繰り返す。
エラー・チエツクは、ユニット２１の各Ｓ／８８プロセ
ツサ要素６０．６２（第８図）がＡバス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、バス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
ツサ要素６０．６２（第８図）がＡバス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、バス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
プロセッサ・ユニット２１は、システムのスルーブツト
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・二ニットがバス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
バス・エラー信号及びＢバス・エラー信号の両方をＸバ
ス４Ｇ上に駆動させる。
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・二ニットがバス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
バス・エラー信号及びＢバス・エラー信号の両方をＸバ
ス４Ｇ上に駆動させる。
ソノ同一の時間フェーズの間に、障害中央処理装置（例
えば参照番号２１）は、レベル１保守割り込みをＸバス
４６上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受け取る。その時間フェーズの終りに
、障害装置は切り放され、相手装置からの問い合わせに
応答する以外はバス構造上にさらに信号を駆動すること
ができなくなる。この自動的切り放し動作は、Ａパスま
たはＢバス上のアドレスまたはデータのどちらかでエラ
ーが検出された期間に、制御ユニットを通じてメモリ・
ユニット１６、■８と周辺装置のどちらになされるもの
であれ、読Ｗ３．または書込サイクルの取り消しを保証
する。さらに、その同一の動作サイクルの間のデータ転
送は、相手障害中央処理装置のみを使用して反復される
。
えば参照番号２１）は、レベル１保守割り込みをＸバス
４６上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受け取る。その時間フェーズの終りに
、障害装置は切り放され、相手装置からの問い合わせに
応答する以外はバス構造上にさらに信号を駆動すること
ができなくなる。この自動的切り放し動作は、Ａパスま
たはＢバス上のアドレスまたはデータのどちらかでエラ
ーが検出された期間に、制御ユニットを通じてメモリ・
ユニット１６、■８と周辺装置のどちらになされるもの
であれ、読Ｗ３．または書込サイクルの取り消しを保証
する。さらに、その同一の動作サイクルの間のデータ転
送は、相手障害中央処理装置のみを使用して反復される
。
より詳しく述べると、比較器１２ｆは、処理区画１２ａ
がＡバス４２から受け取る入力データを、処理区画１２
ｂ７！ｌｆＢバス上で受け取る人力データと比較する。
がＡバス４２から受け取る入力データを、処理区画１２
ｂ７！ｌｆＢバス上で受け取る人力データと比較する。
それはまた、処理区画１２ａがトランシーバに印加する
機能、アドレス及びデータ信号（パリティを含む）を、
処理区画１２ｂが発生する対応信号と比較する。区画１
２ａのタイミング及び制御信号は、区画１２ｂからの対
応信号と比較される。内部制御信号のこの比較は、プロ
セッサ要素６０．６２の内部動作をチエツクし、障害の
迅速な検出を可能ならしめ、プロセッサ・ユニットの診
断及び保守に有用である。
機能、アドレス及びデータ信号（パリティを含む）を、
処理区画１２ｂが発生する対応信号と比較する。区画１
２ａのタイミング及び制御信号は、区画１２ｂからの対
応信号と比較される。内部制御信号のこの比較は、プロ
セッサ要素６０．６２の内部動作をチエツクし、障害の
迅速な検出を可能ならしめ、プロセッサ・ユニットの診
断及び保守に有用である。
比較器１２ｆに対する１つまたはそれ以上の対応入力信
号が異なる任意の時点で、比較器は、制御段８６に印加
される比較エラー信号を発生する。そのエラーは、デー
タ入来エラー データ外出エラー、機能エラーまたはア
ドレス・エラーの結果である。それはまた、異なるタイ
ミングまたは制ｍ信号に起因するサイクル・エラーまた
は制御エラーでもあり得る。パリティ・チエツク回路に
よるエラーの検出は、制御段８６に印加されるパリティ
・エラー信号を発生する。制御段８６はその比較無効信
号に応答して、次のクロック・フェーズ（Ｎ＋１．）で
プロセッサ・エラー信号を発生する。この動作に対する
１つの例外は、比較無効信号が読取動作の間の人力デー
タ信号の無効比較による場合に生じる。その場合、制御
段８６は、次のタイミング・フェーズに関してバス・エ
ラー信号が発生されない場合にのみプロセッサ・エラー
信号を発生する。バス・エラー信号は、バス構造３０に
おける障害条件を示し、それゆえ、人力データの無効比
較が、処理区画１２ａまたは１．２ｂではなく、バス構
造３０のＡバスまたはＢバス部分の障害の結果であった
ことを識別するものである。
号が異なる任意の時点で、比較器は、制御段８６に印加
される比較エラー信号を発生する。そのエラーは、デー
タ入来エラー データ外出エラー、機能エラーまたはア
ドレス・エラーの結果である。それはまた、異なるタイ
ミングまたは制ｍ信号に起因するサイクル・エラーまた
は制御エラーでもあり得る。パリティ・チエツク回路に
よるエラーの検出は、制御段８６に印加されるパリティ
・エラー信号を発生する。制御段８６はその比較無効信
号に応答して、次のクロック・フェーズ（Ｎ＋１．）で
プロセッサ・エラー信号を発生する。この動作に対する
１つの例外は、比較無効信号が読取動作の間の人力デー
タ信号の無効比較による場合に生じる。その場合、制御
段８６は、次のタイミング・フェーズに関してバス・エ
ラー信号が発生されない場合にのみプロセッサ・エラー
信号を発生する。バス・エラー信号は、バス構造３０に
おける障害条件を示し、それゆえ、人力データの無効比
較が、処理区画１２ａまたは１．２ｂではなく、バス構
造３０のＡバスまたはＢバス部分の障害の結果であった
ことを識別するものである。
プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
バス上に配置された情報を無視するように、例えば、Ｃ
ＰＵバス転送を無視するように通知するために、Ａパス
・エラー信号とＢバス・エラー信号がＸバス４６に印加
される。Ｘバス４６には、相手のプロセッサーユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
バス上に配置された情報を無視するように、例えば、Ｃ
ＰＵバス転送を無視するように通知するために、Ａパス
・エラー信号とＢバス・エラー信号がＸバス４６に印加
される。Ｘバス４６には、相手のプロセッサーユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する段８６は、能動的なバス・マスク状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのバス・ドライバ
をディスと一プルする。Ｓ／３７０）ランシーバエ３も
また、トランシーバ１２ｅのドライバがディスエーブル
されるときはいつでも共通制御７５を介してディスエー
ブルされる。
に応答する段８６は、能動的なバス・マスク状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのバス・ドライバ
をディスと一プルする。Ｓ／３７０）ランシーバエ３も
また、トランシーバ１２ｅのドライバがディスエーブル
されるときはいつでも共通制御７５を介してディスエー
ブルされる。
同様に、プロセッサ・エラー信号がユニット２１の制御
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。
こうして、プロセッサ・ユニット２１．２３は、マスク
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
状態にあるときのみ、ドライバに印加されるバス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
プロセッサ・エラー信号は迅速に、すなわち、次のタイ
ミング・フェーズの終了時点で、マスク状況をターンオ
フする。ユニット２１の処理区画１２がプロセッサ・エ
ラー信号を発生する場合、相手ユニット２３のＳ／８８
処理区画は、実質的に割り込みなしで動作を続ける。プ
ロセッサ・エラー信号が書込動作の間に発生した時、相
手処理ユニット２３はそのデータ転送を繰り返す。読取
動作の間にプロセッサ・エラーが生じた場合、相手ユニ
ットはメモリが後のタイミング・フェーズでバス構造に
印加する反復されたデータを読み込む。
ミング・フェーズの終了時点で、マスク状況をターンオ
フする。ユニット２１の処理区画１２がプロセッサ・エ
ラー信号を発生する場合、相手ユニット２３のＳ／８８
処理区画は、実質的に割り込みなしで動作を続ける。プ
ロセッサ・エラー信号が書込動作の間に発生した時、相
手処理ユニット２３はそのデータ転送を繰り返す。読取
動作の間にプロセッサ・エラーが生じた場合、相手ユニ
ットはメモリが後のタイミング・フェーズでバス構造に
印加する反復されたデータを読み込む。
さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ、ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはさらニ診断することなく
サービスまたは動作から電気的に離隔される。
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ、ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはさらニ診断することなく
サービスまたは動作から電気的に離隔される。
ユニット２１．２３の各処理区画１２は、２つの組みユ
ニットをロックステップ同期させるために、典型的には
プロセッサ状況及び制御段８６にある論理回路を含む。
ニットをロックステップ同期させるために、典型的には
プロセッサ状況及び制御段８６にある論理回路を含む。
区画１２は、マスク状況への遷移でロックステップ同期
化を達成する。各区画１２は、信号をバス構造に駆動す
るためにはマスク状態になくてはならない。各ＦＲＯＭ
１８１に記憶された初期化シーケンスは典型的には組み
区画を同期化させ、どちらの処理区画も初期的にはマス
ク状態にない、すなわちターン・オンされていないよう
にすることを保証するための命令を含む。
化を達成する。各区画１２は、信号をバス構造に駆動す
るためにはマスク状態になくてはならない。各ＦＲＯＭ
１８１に記憶された初期化シーケンスは典型的には組み
区画を同期化させ、どちらの処理区画も初期的にはマス
ク状態にない、すなわちターン・オンされていないよう
にすることを保証するための命令を含む。
ユニット２１．２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
ユニット２１の処理区画１２が初期化されるとき、それ
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、バス構造３０に
報告されない、ＰＲＯＭ１８１中のテスト・ルーチンは
、エラー・チエツク信号を確認して、そのプロセッサを
して、このチエツク・ルーチンの成功裡の完了のときの
みマスク状態をとることを可能ならしめる。
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、バス構造３０に
報告されない、ＰＲＯＭ１８１中のテスト・ルーチンは
、エラー・チエツク信号を確認して、そのプロセッサを
して、このチエツク・ルーチンの成功裡の完了のときの
みマスク状態をとることを可能ならしめる。
Ｓ／３７０プロセツサ・ユニット（好適な実施例）は、
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにととめる
。
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにととめる
。
同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化が５７８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ，）は、好
適な実施例では、組みユニットのＳ／３７０処理要素を
同期化させるためのルーチンとともにＰＲＯＭ１８１
（第１９Ｃ図）中に配置される。それゆえ、Ｓ／８８は
、Ｓ／３７０サービス・プロセッサとして機能する。Ｐ
ＲＯＭ１８１中のＳ／８８コードの記憶マツプされたＩ
１０割り振りは、ある５７８８状況または別のレジスタ
内容がＳ／３７０コードの実現に必要である場合に与え
られる。
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化が５７８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ，）は、好
適な実施例では、組みユニットのＳ／３７０処理要素を
同期化させるためのルーチンとともにＰＲＯＭ１８１
（第１９Ｃ図）中に配置される。それゆえ、Ｓ／８８は
、Ｓ／３７０サービス・プロセッサとして機能する。Ｐ
ＲＯＭ１８１中のＳ／８８コードの記憶マツプされたＩ
１０割り振りは、ある５７８８状況または別のレジスタ
内容がＳ／３７０コードの実現に必要である場合に与え
られる。
このコードが同期化へと向かう様式は、１次（またはマ
スター）相手プロセッサ・ユニット２１なと（適正に動
作しているもの）内のレジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ〉相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
スター）相手プロセッサ・ユニット２１なと（適正に動
作しているもの）内のレジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ〉相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。５７８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３なとの組の５７３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４なとの単一または組の５７８８ユニツ
トは、５７８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。５７８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３なとの組の５７３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４なとの単一または組の５７８８ユニツ
トは、５７８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
各Ｓ／３７０処理ユニツトは、第７図に示すように、参
照番号８５．８７などのＳ／３７０プロセツサ要素の対
と、参照番号６２．６４などのＳ／８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動作する。組みのユニ
ットは、完全にフォールト・トレラントで自己チエツク
論理処理ユニットを与えるように互いにロックスチップ
で動作する冗長デザインを形成する。
照番号８５．８７などのＳ／３７０プロセツサ要素の対
と、参照番号６２．６４などのＳ／８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動作する。組みのユニ
ットは、完全にフォールト・トレラントで自己チエツク
論理処理ユニットを与えるように互いにロックスチップ
で動作する冗長デザインを形成する。
対の５７３７０プロセツサ要素８５．８７のおのおのは
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
Ｓ／３７０チツプ・セットとその関連ハードウェアは、
Ｓ／８８バス構造３０との結合のため参照番号１０１（
第９Ａ図）のような５７８８スイタルのボードに取り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号６０．６２などの
対応５７８８プロセツサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のどちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８ Ｉ１０装置及びプログラムを利用する
Ｓ／３７０１１０動作を実行するためにＳ／８８エンテ
イテイを訪れる。
Ｓ／８８バス構造３０との結合のため参照番号１０１（
第９Ａ図）のような５７８８スイタルのボードに取り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号６０．６２などの
対応５７８８プロセツサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のどちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８ Ｉ１０装置及びプログラムを利用する
Ｓ／３７０１１０動作を実行するためにＳ／８８エンテ
イテイを訪れる。
Ｅ２７．フォールト・トレラント・ハードウェア同期化
Ｓ／８８− Ｓ／３７０処理ユニツトのより固有且つ重
要な特徴の１つは現在処理中の相手２３による参照番号
２１などの任意の処理ユニットの自己決定同期化である
。各二ニットのＳ／８８エンテイテイは、新しいまたは
エラーを生成する相手の同期化のための能力及び責任を
もつ。あるユニットのＳ／８８エンテイテイがこの責任
をもつとき、それは「マスター」と呼ばれる。そして、
同期化を受ける相手は、「スレーブ」と呼ばれる。
要な特徴の１つは現在処理中の相手２３による参照番号
２１などの任意の処理ユニットの自己決定同期化である
。各二ニットのＳ／８８エンテイテイは、新しいまたは
エラーを生成する相手の同期化のための能力及び責任を
もつ。あるユニットのＳ／８８エンテイテイがこの責任
をもつとき、それは「マスター」と呼ばれる。そして、
同期化を受ける相手は、「スレーブ」と呼ばれる。
Ｓ／８８ハードウエア／フアームウエア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８３／３７０ハードウエア／
フアームウエアは、このインテリジェンス！Ｒ能を同期
化の決定の際に５７８８の主導に従うために利用する。
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８３／３７０ハードウエア／
フアームウエアは、このインテリジェンス！Ｒ能を同期
化の決定の際に５７８８の主導に従うために利用する。
すなわち、任意の時点で、Ｓ／８８は、Ｓ／８８（スレ
ーブ）エンティティが相手（マスター〉との同期化を必
要とすることを決定し、その同期化は５７８８スレーブ
・エンティティが「キックオフ、された後の適当な点へ
進行するように許可され、次に、その実行は対応するＳ
／３７０エンテイテイに向き付けられる。Ｓ／３７０エ
ンテイテイは、Ｓ／３７０マスタ状態を抽出しその状態
を両方のＳ／３７０相手に復元するためｃ、＝ＦＲＯＭ
１８１からのコードを実行するＳ／８８ ＰＨによっ
て同期化される。
ーブ）エンティティが相手（マスター〉との同期化を必
要とすることを決定し、その同期化は５７８８スレーブ
・エンティティが「キックオフ、された後の適当な点へ
進行するように許可され、次に、その実行は対応するＳ
／３７０エンテイテイに向き付けられる。Ｓ／３７０エ
ンテイテイは、Ｓ／３７０マスタ状態を抽出しその状態
を両方のＳ／３７０相手に復元するためｃ、＝ＦＲＯＭ
１８１からのコードを実行するＳ／８８ ＰＨによっ
て同期化される。
組みユニットのどちらが１つは、初期電源導入、新しい
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。
Ｓ／８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
全ての処理ユニットのＳ／８８エンテイテイは、デフオ
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもどった時点
で）、マスターの優先使用環境を再開する。
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもどった時点
で）、マスターの優先使用環境を再開する。
同様に、Ｓ／８８エンテイテイは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ機能
をエミュレートするべくそれらのプロセッサを使用し、
次に正常の実行環境を再確立し、Ｓ／３７０の相手がロ
ックステップで実行を開始することを可能ならしめる。
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ＳＰ機能
をエミュレートするべくそれらのプロセッサを使用し、
次に正常の実行環境を再確立し、Ｓ／３７０の相手がロ
ックステップで実行を開始することを可能ならしめる。
同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２重化処理ユニット（例
えば２１．２３）が電源投入される場合、相手２３が正
常に処理している間にユニット２１が挿入される場合、
及び処理ユニット２１などがその相手２３中に比較障害
を検出し、回復を試みる場合がある。
えば２１．２３）が電源投入される場合、相手２３が正
常に処理している間にユニット２１が挿入される場合、
及び処理ユニット２１などがその相手２３中に比較障害
を検出し、回復を試みる場合がある。
Ｓ／８８エンテイテイは、同期化を確立するための適邑
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなとの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、５７８８プロ
セツサ６０．６２からのキュー・セレクト・アップ・メ
ツセージを（ＦＲＯＭＩ ８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ７３７０プロ
セツサ８５．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１５６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ１
０１００実行の完了を可能ならしめる。
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなとの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、５７８８プロ
セツサ６０．６２からのキュー・セレクト・アップ・メ
ツセージを（ＦＲＯＭＩ ８１中のＳ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ７３７０プロ
セツサ８５．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１５６などに対して更なるサービス要求を呼
び出すことを停止する。これはまた、全ての未完了Ｉ１
０１００実行の完了を可能ならしめる。
このことは、正常動作Ｓ／３７０エンテイテイを、「キ
ックオフ」の時点で両方のＳ、／３７０エンティティに
よる使用のために記憶１６２にコピーされた状態にもっ
てくる。この時点で、Ｓ／３７０プロセツサ、Ｓ／３７
０キヤツシユ、ＤＬＡＴ及びＳ／３７０バス・アダプタ
中の全てのレジスタ、カウンタ、ポインタ及びバッファ
が順序づけられたスタック中の記憶＜１８２）にコピー
される。その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもつことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。
ックオフ」の時点で両方のＳ、／３７０エンティティに
よる使用のために記憶１６２にコピーされた状態にもっ
てくる。この時点で、Ｓ／３７０プロセツサ、Ｓ／３７
０キヤツシユ、ＤＬＡＴ及びＳ／３７０バス・アダプタ
中の全てのレジスタ、カウンタ、ポインタ及びバッファ
が順序づけられたスタック中の記憶＜１８２）にコピー
される。その同期化処理が開始されたとき、４つの全て
の物理プロセッサは、文脈を共通スタックから４つの全
てのプロセッサにロードすることによって復元されたＳ
／３７０文脈をもつことになる。両プロセッサには、そ
のレジスタ、カウンタ及びバッファに同一の値がロード
され、次にロックステップまたは完全同期によりプログ
ラム実行を開始することになる。
Ｓ／３７０処理エンテイテイは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（ＩＳ
Ｆ）／ｉ！Ｊ’ｌ、用サポート・インターフェース（Ｕ
ＳＩ）６４０，５４１の技法である。Ｓ／３７０チツプ
セツト・サービス・プロセッサの直列インターフェース
／プロトコル（ＩＳＦ１０５１）をエミュレートするこ
とによって、Ｓ／８８エンテイテイの同期化機構がＳ／
３７０エンテイテイに接続された任意且つ全ての機構に
アクセスすることができる。１つまたはそれ以上のＳ／
３７０エソテイテイの同期化が必要であるとき、両方の
方法が採用される。通常の経路は、それが存在し、ＵＳ
Ｉ経路が他方のために使用されているとき使用される。
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・バス２２３をバス・アダプタ１５４のチャネル０，１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（ＩＳ
Ｆ）／ｉ！Ｊ’ｌ、用サポート・インターフェース（Ｕ
ＳＩ）６４０，５４１の技法である。Ｓ／３７０チツプ
セツト・サービス・プロセッサの直列インターフェース
／プロトコル（ＩＳＦ１０５１）をエミュレートするこ
とによって、Ｓ／８８エンテイテイの同期化機構がＳ／
３７０エンテイテイに接続された任意且つ全ての機構に
アクセスすることができる。１つまたはそれ以上のＳ／
３７０エソテイテイの同期化が必要であるとき、両方の
方法が採用される。通常の経路は、それが存在し、ＵＳ
Ｉ経路が他方のために使用されているとき使用される。
同期化及び初期化処理のこの部分（例えば５７３７０エ
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに接続されていることも知らない５７８
８オペレーテイング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに接続されていることも知らない５７８
８オペレーテイング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。
この透過性は、Ｓ／３７０ Ｉ１０動作に関連して前
記に説明したのとほぼ同様の様式で達成される。すなわ
ち、第２０図に関連して説明されたアドレス・デコード
論理２８０は、データがＳ／８８プロセツサ６２と第４
９図の論理の間で転送されるべきとき毎にアドレス００
７ＥＸＸＸＸをセンスする。
記に説明したのとほぼ同様の様式で達成される。すなわ
ち、第２０図に関連して説明されたアドレス・デコード
論理２８０は、データがＳ／８８プロセツサ６２と第４
９図の論理の間で転送されるべきとき毎にアドレス００
７ＥＸＸＸＸをセンスする。
このアドレスが論理２８０によってデコードされるとき
、それは、５７８８プロセツサ・バス１６ＩＡ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路５４９．５５０ま
たはレジスタ５６０，５６１のうちの１つを選択すべく
、バス２４７上のアドレスの下位ビットをデコードする
。
、それは、５７８８プロセツサ・バス１６ＩＡ、１６１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・バス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路５４９．５５０ま
たはレジスタ５６０，５６１のうちの１つを選択すべく
、バス２４７上のアドレスの下位ビットをデコードする
。
さらに、線５６２，５６３上の割り込みは、ＯＲ回路２
９２ａを介して第２０図の３７８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。
９２ａを介して第２０図の３７８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。
線５６２上の割り込み要求は、論理５５０からＳ／３７
０チツプへのデータ転送の完了をプロセッサ６２に通知
する。線５６２上の割り込み要求は、プロセッサ６２に
、プロセッサ６２への転送のためにＳ／３７０チツプか
らのデータが論理５４９によって受け取られたことを通
知する。その割り込み要求は、Ｉ ＡＣＫ信号がＡｌ１
１２６８ｄと２５８ｅ上にそれぞれあられれるときに４
１６６２及び５６３上に保持される。′３つの割り込み
のベクタ番号は、第２０図からのＩＡＣＫ信号２５８ｄ
及び２５８ｅによってそれぞれ付勢されたとき、論理５
６４．５６５から得られる。そのベクタ番号は、個別の
割り込みハンドラ・ルーチンにアクセスするために処理
ユニット６２によって使用される。
０チツプへのデータ転送の完了をプロセッサ６２に通知
する。線５６２上の割り込み要求は、プロセッサ６２に
、プロセッサ６２への転送のためにＳ／３７０チツプか
らのデータが論理５４９によって受け取られたことを通
知する。その割り込み要求は、Ｉ ＡＣＫ信号がＡｌ１
１２６８ｄと２５８ｅ上にそれぞれあられれるときに４
１６６２及び５６３上に保持される。′３つの割り込み
のベクタ番号は、第２０図からのＩＡＣＫ信号２５８ｄ
及び２５８ｅによってそれぞれ付勢されたとき、論理５
６４．５６５から得られる。そのベクタ番号は、個別の
割り込みハンドラ・ルーチンにアクセスするために処理
ユニット６２によって使用される。
Ｓ／３７０集積サポ一ト機構＜ｌ５Ｆ）５４０（第４９
図）は、チップセット１５０上の論理に対して「裏口」
入口を与える。このＩＳＦは、チップ８５及び１５１−
１５４上に集積されたユニット・サポート・インターフ
ェース（ＵＳＩ）に接続された５線のサポート・バス５
４１からなる。チップ８５上のＵＳＩ５４２の一部が第
４９図に示されている。
図）は、チップセット１５０上の論理に対して「裏口」
入口を与える。このＩＳＦは、チップ８５及び１５１−
１５４上に集積されたユニット・サポート・インターフ
ェース（ＵＳＩ）に接続された５線のサポート・バス５
４１からなる。チップ８５上のＵＳＩ５４２の一部が第
４９図に示されている。
サポート・バス５４１は、次のような５つの線との直列
インターフェースをあられす。
インターフェースをあられす。
ビット・アウト（データからチップ・セットへの）ｌｉ
１５４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御）ｉ５４５ シフト・ゲート（制御）線５４６ セット・パルス（制御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト線５４３．５４４上のアドレス・ビット（高レベ
ル）またはデータ・ビット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト線
５４３．５４４は、チップ内部のシフト・レジスタ６４
８などと、論理５４９．５５０中の外部シフト・レジス
タの間の相互接続である。内部レジスタ５４８と２つの
外部レジスタ５４９．５５０のうちの１つとの間でシフ
トされるビットの数は、シフト・パルス・ゲート線５４
６に印加されるパルスの数によって決定される。
１５４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御）ｉ５４５ シフト・ゲート（制御）線５４６ セット・パルス（制御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト線５４３．５４４上のアドレス・ビット（高レベ
ル）またはデータ・ビット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト線
５４３．５４４は、チップ内部のシフト・レジスタ６４
８などと、論理５４９．５５０中の外部シフト・レジス
タの間の相互接続である。内部レジスタ５４８と２つの
外部レジスタ５４９．５５０のうちの１つとの間でシフ
トされるビットの数は、シフト・パルス・ゲート線５４
６に印加されるパルスの数によって決定される。
セット・パルスは、チップにシフトされたばかりのアド
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
セット・パルスは、例えばレジスタ５４８中のチップ側
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。
次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５６１がそのアドレス
を検出する。そのアドレス・デコードとセット・パルス
が、ゲート５５２の出力におけるチップ内部スタート・
パルスを形成する。ＵＳＩのチップ特定部分は、特定チ
ップ・デザインから得た制御及びデータ・チエインを含
む。シフト動作にって影響されない記憶要素の現在の状
況を保持するために、ＵＳＩ活動の開始の前に機能クロ
ックは停止されなくてはならない。予備的な必要性に応
じたクロック停止を必要とするＵＳＩアクセズは、「静
的」であると定義する。動的アクセスまたは機能とは、
チップが動作している間に実行することができる動作で
ある。
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５６１がそのアドレス
を検出する。そのアドレス・デコードとセット・パルス
が、ゲート５５２の出力におけるチップ内部スタート・
パルスを形成する。ＵＳＩのチップ特定部分は、特定チ
ップ・デザインから得た制御及びデータ・チエインを含
む。シフト動作にって影響されない記憶要素の現在の状
況を保持するために、ＵＳＩ活動の開始の前に機能クロ
ックは停止されなくてはならない。予備的な必要性に応
じたクロック停止を必要とするＵＳＩアクセズは、「静
的」であると定義する。動的アクセスまたは機能とは、
チップが動作している間に実行することができる動作で
ある。
セット・パルスは、チップ内部タイミングに対して機能
を同期化するために使用される。これらの機能は、アド
レス・モードｍ＜アドレスまたはデータ・モード）によ
って追加的にゲートされる、５ＥＲＤＥＳレジスタ中の
アドレス・パターンまたはデータ・パターンからデコー
ドされる。
を同期化するために使用される。これらの機能は、アド
レス・モードｍ＜アドレスまたはデータ・モード）によ
って追加的にゲートされる、５ＥＲＤＥＳレジスタ中の
アドレス・パターンまたはデータ・パターンからデコー
ドされる。
それらの機能とは次のものである。
５ＥＲＤＥＳへのチップ状況セット
５ＥＲＤＥＳへのモード・レジスタ・セット５ＥＲＤＥ
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御要求ラッチ（ＰＣ
Ｒ）リセット個々のチップをサポートするために必−要
に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５線直列バス５４１は、各チップのユニット・サポー
ト・インターフェース（ＵＳＩ）、例えば、チップ８５
のＵＳ Ｉ ５４２に結合される。ＵＳＩ ５４２は、
８ビツト・アドレス・レジスタ５６６と、８ビット直列
／並列化器（ＳＥＲＤＥＳ）５４８を提供する。ＵＳＩ
アドレス・レジスタ５６６は、５ＥＲＤＥＳ５４８が実
際の送受信機構である間に、チップのアドレスと、その
チップ内のターゲット・エンティティのアドレスを受け
取る。ＵＳＩはまた、シフトイン／シフトアウト機構の
ための同期化論理を与える。
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御要求ラッチ（ＰＣ
Ｒ）リセット個々のチップをサポートするために必−要
に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５線直列バス５４１は、各チップのユニット・サポー
ト・インターフェース（ＵＳＩ）、例えば、チップ８５
のＵＳ Ｉ ５４２に結合される。ＵＳＩ ５４２は、
８ビツト・アドレス・レジスタ５６６と、８ビット直列
／並列化器（ＳＥＲＤＥＳ）５４８を提供する。ＵＳＩ
アドレス・レジスタ５６６は、５ＥＲＤＥＳ５４８が実
際の送受信機構である間に、チップのアドレスと、その
チップ内のターゲット・エンティティのアドレスを受け
取る。ＵＳＩはまた、シフトイン／シフトアウト機構の
ための同期化論理を与える。
Ｓ／３７０チツプ・セット１５０内の各チップは、４ビ
ツト（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８５と、キャッシュ・コントローラ１５３と、
バス・アダプタ１５４と、浮動小数点コプロセッサ１５
１と、５ＴＣ１１５５は、ｔＪ−Ｌ（’ｔＬ２．４．６
，８、Ａ及びＢの１６進値を割当てられてなる。ＩＳＦ
／ＵＳＩアドレスの下位４ビツトは、下位４ビツトによ
ってアドレスされる内部チップ・エンティティ（例えば
レジスタ、機能またはチエイン）を決定する。
ツト（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８５と、キャッシュ・コントローラ１５３と、
バス・アダプタ１５４と、浮動小数点コプロセッサ１５
１と、５ＴＣ１１５５は、ｔＪ−Ｌ（’ｔＬ２．４．６
，８、Ａ及びＢの１６進値を割当てられてなる。ＩＳＦ
／ＵＳＩアドレスの下位４ビツトは、下位４ビツトによ
ってアドレスされる内部チップ・エンティティ（例えば
レジスタ、機能またはチエイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（Ｉｆ！Ａ能チエインとも呼ばれる）からなる。シフ
ト・チエインは、次のとおりである。
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（Ｉｆ！Ａ能チエインとも呼ばれる）からなる。シフ
ト・チエインは、次のとおりである。
ビット０−７− 機能／コード
８−１１− ソース（制御）ユニット
１２−１５ − ターゲット（センス／制御）ユニット
１６−２３ − メツセージ／データ
２４−２７ − 制御（４ａ込み）レジスタ２Ｂ−３１
−センス（読取）レジスタ これらの機能チエインは、ＩＳＦ／ＵＳＩの直列的性質
と、そのチエインが論理５４９，５５０に及び５ＥＲＤ
ＥＳレジスタ５４８などにシフトイン／シフトアウトさ
れなくてはならないという事実により、シフト・チエイ
ンと呼ばれる。
−センス（読取）レジスタ これらの機能チエインは、ＩＳＦ／ＵＳＩの直列的性質
と、そのチエインが論理５４９，５５０に及び５ＥＲＤ
ＥＳレジスタ５４８などにシフトイン／シフトアウトさ
れなくてはならないという事実により、シフト・チエイ
ンと呼ばれる。
機能チエインのコマンド・フィールドは、読取／センス
・コマンド（Ｐ６１）の書込／制御コマンド（Ｅ６１）
を含むことができる。機能チエインの例は次のとおりで
ある。
・コマンド（Ｐ６１）の書込／制御コマンド（Ｅ６１）
を含むことができる。機能チエインの例は次のとおりで
ある。
Ｅ６０２ＸＸ１０＝プロセッサ８５のモード・レジスタ
に対する書込 ここで、Ｅ６＝コマンド＝書込 Ｏ＝テストのためのＰＥ６２ソー ス・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １＝制御されたレジスタ（モード・ レジスタ） ０＝センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するための技法は、ＦＲ
ＯＭＩ ８１に記憶されているＳ／８８プログラム・コ
ードを使用する。そのコードは、上記４つの状況のおの
おのに関連する決定を行ない、それに従ってフラグをセ
ットする。同期化ルーチンは次に、適当な同期化または
初期化を実行するために、コードの経路を制御するよう
にそれらのフラグを使用する。２つの例を示すと次のと
おりである。
に対する書込 ここで、Ｅ６＝コマンド＝書込 Ｏ＝テストのためのＰＥ６２ソー ス・アドレス ２＝ＰＥ８５宛先 ＸＸ＝メツセージ（データ） １＝制御されたレジスタ（モード・ レジスタ） ０＝センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するための技法は、ＦＲ
ＯＭＩ ８１に記憶されているＳ／８８プログラム・コ
ードを使用する。そのコードは、上記４つの状況のおの
おのに関連する決定を行ない、それに従ってフラグをセ
ットする。同期化ルーチンは次に、適当な同期化または
初期化を実行するために、コードの経路を制御するよう
にそれらのフラグを使用する。２つの例を示すと次のと
おりである。
特定のＳ／８８ボード上のメモリが電源障害によってデ
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（’ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、あるＳ／８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェースｊは、実際上、Ｓ／８８
回路のＳ／８８回路に対する「寄生的追加」である。
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（’ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、あるＳ／８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェースｊは、実際上、Ｓ／８８
回路のＳ／８８回路に対する「寄生的追加」である。
ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいてＳ／８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいてＳ／８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
（３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
１）このユニットが、電源投入またはブートの結果とし
て線につながった。
て線につながった。
２）このユニットが、ｔｇ障害回復の結果として線につ
ながった。
ながった。
どちらの場合にも、コード経路は同一である。
ユニット２１のＳ／８８エンテイテイは、その自己テス
トの部分を実行し、初期化ルーチン（ＳＴＩＲ）が、関
連記憶１６の内容が汚染されてしまったかどうか（電源
故障状態）を決定しようと試みる。もしそうなら、５Ｔ
ＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さもなけ
れば、ＤＭＰＵであり得る相手または共存処理ユニット
をもつかどうかを決定しようと試みる。もしそれがない
なら、５ＴＩＲはＤＭＰＵ責任範囲を受け持って別の処
理ユニットを同期化しようと試みる。
トの部分を実行し、初期化ルーチン（ＳＴＩＲ）が、関
連記憶１６の内容が汚染されてしまったかどうか（電源
故障状態）を決定しようと試みる。もしそうなら、５Ｔ
ＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さもなけ
れば、ＤＭＰＵであり得る相手または共存処理ユニット
をもつかどうかを決定しようと試みる。もしそれがない
なら、５ＴＩＲはＤＭＰＵ責任範囲を受け持って別の処
理ユニットを同期化しようと試みる。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。このこヒは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定する５７８８プロセツサ６２
によって達成される。もしそれが電源投入なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセツサ６２に対してレベ
ル６割り込みを強制するＳ／３７０論理によってトラッ
プされる。割り込み６は、Ｓ／８８ボードＭ１８１
（第１９Ａ図）中のＳ／３７０同期化マイクロコードに
ベクタされる（これは、Ｓ／８８アドレス空間にマツプ
される）。
８８エンテイテイの主導に従う。このこヒは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定する５７８８プロセツサ６２
によって達成される。もしそれが電源投入なら、Ｓ／３
７０エンテイテイは、正常の初期化を続け、次にそれが
ＤＭＰＵであると仮定し、同期信号を発行しようと試み
る。その信号は、Ｓ／８８プロセツサ６２に対してレベ
ル６割り込みを強制するＳ／３７０論理によってトラッ
プされる。割り込み６は、Ｓ／８８ボードＭ１８１
（第１９Ａ図）中のＳ／３７０同期化マイクロコードに
ベクタされる（これは、Ｓ／８８アドレス空間にマツプ
される）。
ところで、電源投入ブートから、Ｓ／３７０ＰＥ８５は
自己の５ＴＩＲを実行し、次にその同期点で実行を中断
している。この期間、Ｓ／３７０クロツク１５２もまた
、自身を初期化している。
自己の５ＴＩＲを実行し、次にその同期点で実行を中断
している。この期間、Ｓ／３７０クロツク１５２もまた
、自身を初期化している。
Ｓ／８８レベル６割り込みサービス・サブルーチン（Ｉ
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制御紀憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ボードＭ１８１中にある）。ＩＭＬの次のステップは
、Ｓ／３７０エンテイテイ（プロセッサ８５及び８７）
に同期を同報通信して、処理ユニット２１をして実行へ
ともってくることである。ｌ５Ｓｆ）ｌｊｔ終スナステ
ップ割り込みから戻り、以て処理ユニットをしてＩＰＬ
された状態の実行を開始させることである。
ＳＳ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４図のＩＳＦ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制御紀憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ボードＭ１８１中にある）。ＩＭＬの次のステップは
、Ｓ／３７０エンテイテイ（プロセッサ８５及び８７）
に同期を同報通信して、処理ユニット２１をして実行へ
ともってくることである。ｌ５Ｓｆ）ｌｊｔ終スナステ
ップ割り込みから戻り、以て処理ユニットをしてＩＰＬ
された状態の実行を開始させることである。
Ｓ／８８処理ユニツト’ ｍｏｄｕｌｅ−ｓｔａｒｔ−
ｕｐ、 Ｃｍ Ｊの実行の一部として、エミュレートさ
れたサービス・プロセッサｒｌＰＬボタン押圧」機能ス
トリングがＩＰＬ機能を実行するためにＳ／３７０処理
ユニツトに送られ、以てディスクから５７３７０主記憶
をロードする。ＩＰＬのＭｔ終スステップ、次に、位置
Ｏによって指定されたアドレスに制御を渡すことである
。
ｕｐ、 Ｃｍ Ｊの実行の一部として、エミュレートさ
れたサービス・プロセッサｒｌＰＬボタン押圧」機能ス
トリングがＩＰＬ機能を実行するためにＳ／３７０処理
ユニツトに送られ、以てディスクから５７３７０主記憶
をロードする。ＩＰＬのＭｔ終スステップ、次に、位置
Ｏによって指定されたアドレスに制御を渡すことである
。
（Ｂ）マイクロコードのみの実現
ユニット２１の５７８８エンテイテイは、その自己テス
ト及び初期化ルーチン（ＳＴ Ｉ Ｒ）を実行し、次に
これが初期電源投入＜ＩＰＯ）と（電源障害回復（ＰＦ
Ｒ）のどちらであるかを決定することになる。もしこれ
がＩＰＯであるなら、そのコードは、ユニット２１が単
一のエンティティであると決定してオペレーティング・
システムのロード及びその「スタートアップ」ルーチン
の実行を進める。
ト及び初期化ルーチン（ＳＴ Ｉ Ｒ）を実行し、次に
これが初期電源投入＜ＩＰＯ）と（電源障害回復（ＰＦ
Ｒ）のどちらであるかを決定することになる。もしこれ
がＩＰＯであるなら、そのコードは、ユニット２１が単
一のエンティティであると決定してオペレーティング・
システムのロード及びその「スタートアップ」ルーチン
の実行を進める。
もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。
ので、同期化機能が「ダミー」動作となる。
＜４）２重化された処理ユニット２１．２３が電源投入
される − ハードウェア実現構成この状況は、次の２
つの条件のうちどちらかまた両方によってもたらされ得
る。
される − ハードウェア実現構成この状況は、次の２
つの条件のうちどちらかまた両方によってもたらされ得
る。
１）これらのユニットが、’ＫＲ投大またはブートの結
果として線につながった。
果として線につながった。
２）これらのユニットが、を源障害回復の結果として線
につながった。
につながった。
どちらの場合にも、コード経路は同一である。
ユニット２１，２３のＳ／８８エンテイテイは、その自
己テストの部分を実行し、初期化ルーチン＜ＳＴ Ｉ
Ｒ）が、関連記憶１６の内容が破壊されてしまったかど
うかく電源故障状態）を決定しようと試みる。もしそう
なら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る
。さもなければ、ＤＭＰＵであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかビ
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受け持って別の処理ユニットを同
期化しようと試みる。もしそれがＤ Ｍ、 Ｐ Ｕでな
いなら、同期点へ進み、同期を待つ。
己テストの部分を実行し、初期化ルーチン＜ＳＴ Ｉ
Ｒ）が、関連記憶１６の内容が破壊されてしまったかど
うかく電源故障状態）を決定しようと試みる。もしそう
なら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る
。さもなければ、ＤＭＰＵであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかビ
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受け持って別の処理ユニットを同
期化しようと試みる。もしそれがＤ Ｍ、 Ｐ Ｕでな
いなら、同期点へ進み、同期を待つ。
ユニット２１のＳ／３７０エンテイテイは、単に、５７
８８エンテイテイの主導に従う。Ｓ／８８ ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期ｔＮＮ大
人電源障害回復のどちらであるかを決定する。もしそれ
が電源投入なら、Ｓ／３７０エンテイテイは、正常の初
期化を続け、次に同期化点へ進む。もしそれがｔａ障害
回復であるなら、キャッシュが、有効であるかどうか決
定するために検査される。もしそうなら、それは、相手
のキャッシュが無効であると分かつた場合に、相手のメ
モリを更新する必要があるかもしれない。もし自己のキ
ャッシュが無効であるなら、それは、有効キャッシュ内
容で更新するために相手ユニットに依存しなくてはなら
ない。もしどちらのユニットも有効メモリを保証するこ
とができないなら、それらは、対として正常電源投入及
び初期化をｍ絖しなくてはならない。処理ユニットのＳ
／８８エンテイテイが同期点に近付くにつれ、各Ｓ／８
８エンテイテイは、Ｄ Ｍ、 Ｐ Ｕ処理責任を引き受
けなくてはならないかどうかを決定する。もしＳ／８８
エンテイテイがそれがＤＭＰＵであることを見出したな
ら、Ｓ／８８エンテイテイは、同期信号を発行しようと
試みる。
８８エンテイテイの主導に従う。Ｓ／８８ ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期ｔＮＮ大
人電源障害回復のどちらであるかを決定する。もしそれ
が電源投入なら、Ｓ／３７０エンテイテイは、正常の初
期化を続け、次に同期化点へ進む。もしそれがｔａ障害
回復であるなら、キャッシュが、有効であるかどうか決
定するために検査される。もしそうなら、それは、相手
のキャッシュが無効であると分かつた場合に、相手のメ
モリを更新する必要があるかもしれない。もし自己のキ
ャッシュが無効であるなら、それは、有効キャッシュ内
容で更新するために相手ユニットに依存しなくてはなら
ない。もしどちらのユニットも有効メモリを保証するこ
とができないなら、それらは、対として正常電源投入及
び初期化をｍ絖しなくてはならない。処理ユニットのＳ
／８８エンテイテイが同期点に近付くにつれ、各Ｓ／８
８エンテイテイは、Ｄ Ｍ、 Ｐ Ｕ処理責任を引き受
けなくてはならないかどうかを決定する。もしＳ／８８
エンテイテイがそれがＤＭＰＵであることを見出したな
ら、Ｓ／８８エンテイテイは、同期信号を発行しようと
試みる。
同期化信号は、Ｓ／３７０論理３７０によってトラップ
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＦＲＯＭＩ ８１中のＳ
／３７０同期化マイクロコード（これは、５７８８アド
レス空間）にベクタされる。ところで、ＮＨ投入ブート
から、Ｓ／３７０（例えばＰＥ８５．８７）は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＦＲＯＭＩ ８１中のＳ
／３７０同期化マイクロコード（これは、５７８８アド
レス空間）にベクタされる。ところで、ＮＨ投入ブート
から、Ｓ／３７０（例えばＰＥ８５．８７）は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
もしこれが、電源障害回復であるなら、Ｓ／３７０エン
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理と同様の処理を通
過する。この間に、Ｓ／３７０クロツク１５２は、自己
を初期化している。
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理と同様の処理を通
過する。この間に、Ｓ／３７０クロツク１５２は、自己
を初期化している。
Ｓ／３７０プロセツサによるＳ／８８同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
Ｓ／８８プロセツサは、！５７０ （第５０図）上に５
ＹＮＣＯＵＴ信号を発行する、二ニット２３のプロセッ
サの５７８８対のうちの１つによって同期化を達成する
。もし相手ユニットが初期化され自己テストを完了し、
破断されていないと決定されているなら、それは、破断
線５７１上に、５ＹＮＣＯＵＴ信号をＡＮＤ反転ゲート
Ｓ７３を通じてゲートするように回路６７２によって反
転される信号レベルをもつ。
ＹＮＣＯＵＴ信号を発行する、二ニット２３のプロセッ
サの５７８８対のうちの１つによって同期化を達成する
。もし相手ユニットが初期化され自己テストを完了し、
破断されていないと決定されているなら、それは、破断
線５７１上に、５ＹＮＣＯＵＴ信号をＡＮＤ反転ゲート
Ｓ７３を通じてゲートするように回路６７２によって反
転される信号レベルをもつ。
もとのシステム８８（例えばモジュール１０）において
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮ線５８０に印加された。それはまた、ユニット１２
．１４の４つの全ての５７８８プロセツサの「キックオ
フ」を開始するために、Ｃバス及びインバータ５７６を
介してユニット１２のチエツク側Ｓ／８８プロセツサの
５ＹＮＣＩＮＡａ５７５に印加される。
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮ線５８０に印加された。それはまた、ユニット１２
．１４の４つの全ての５７８８プロセツサの「キックオ
フ」を開始するために、Ｃバス及びインバータ５７６を
介してユニット１２のチエツク側Ｓ／８８プロセツサの
５ＹＮＣＩＮＡａ５７５に印加される。
改良されたＳ／３７０−Ｓ／８８ （参照番号２１．２
３など）−Ｌニットにおいては、回路５７３の出力５７
７は、５７８８プロセツサのキックオフを防止するため
に５ＹＮＣＩＮ線５８０及び５７５から切り放される。
３など）−Ｌニットにおいては、回路５７３の出力５７
７は、５７８８プロセツサのキックオフを防止するため
に５ＹＮＣＩＮ線５８０及び５７５から切り放される。
そのかわりに、出力５７７は、相手ユニット２１ 〈第
４９図）のＢＣＵ１５６中のフリップフロップ５８２を
セットするために！５８１を介して接続される。それは
また、ユニット２１中の相手側ＢＣｌＪ （ＩＩ示しな
い）中の対応するフリップフロップをもセットする。
４９図）のＢＣＵ１５６中のフリップフロップ５８２を
セットするために！５８１を介して接続される。それは
また、ユニット２１中の相手側ＢＣｌＪ （ＩＩ示しな
い）中の対応するフリップフロップをもセットする。
以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
フリップフロップ５８２は、線５８３、ＯＲ回路２９２
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線Ｉ ＰＯ−２を介してＳ／８８プロセツサ６２に
レベル６割り込み信号を印加する。この動作は、Ｓ／３
７０によるＳ／８８同期信号の「トラッピング」と呼ば
れる。
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線Ｉ ＰＯ−２を介してＳ／８８プロセツサ６２に
レベル６割り込み信号を印加する。この動作は、Ｓ／３
７０によるＳ／８８同期信号の「トラッピング」と呼ば
れる。
さて、ユニット２１のＳ／３７０エンテイテイが自己テ
ストと初期化ルーチン（ＳＴＩＲ）を成功裡に実行し、
キックオフの用意ができていると仮定する。
ストと初期化ルーチン（ＳＴＩＲ）を成功裡に実行し、
キックオフの用意ができていると仮定する。
他のＤＭＡＣ及びＢＣＵレベル６割り込みに関連して第
２０図で説明したように、Ｓ／８８プロセツサ６２は、
線５８２上の同期化（ＳＹＮＣ）信号に応答して割り込
み肯定応答サイクルを開始する。プロセッサ６２からの
肯定応答及び優先順位レベル信号は、論理２８１中でデ
コードされ、論理ＢＣＵバス要求がデコード論理２８１
の出力２８３と、ゲート２９１と、１＠Ｉ２８７と、Ｏ
Ｒ回路２８４を介して線１９０上にもたらされる。
２０図で説明したように、Ｓ／８８プロセツサ６２は、
線５８２上の同期化（ＳＹＮＣ）信号に応答して割り込
み肯定応答サイクルを開始する。プロセッサ６２からの
肯定応答及び優先順位レベル信号は、論理２８１中でデ
コードされ、論理ＢＣＵバス要求がデコード論理２８１
の出力２８３と、ゲート２９１と、１＠Ｉ２８７と、Ｏ
Ｒ回路２８４を介して線１９０上にもたらされる。
バス・サイクルが線１９１上でプロセッサ６２に対して
許可された時、それは、（ＳＹＮＣ線５８３、ＡＳ線２
７０、及びデコード線２８３とともに’）ＡＮＤゲート
２９４−４をしてＩＡＣＫ線２５８ ｆ ｔ、：対して
信号を印加するようミこイネーブルする。この信号は、
ＢＣＵローカル・バス２２３と、ドライバ・レシーバ２
１８と、プロセッサ・バス１６１Ｄを介してＳ／８８プ
ロセツサ６２に対して適当なベクタ番号を印加するため
にベクタ・ビット論理５８４（第４９図）に印加される
。、Ｉ第１２５８ｆ上の信号もまたフリップフロップ５
８２をリセットする。
許可された時、それは、（ＳＹＮＣ線５８３、ＡＳ線２
７０、及びデコード線２８３とともに’）ＡＮＤゲート
２９４−４をしてＩＡＣＫ線２５８ ｆ ｔ、：対して
信号を印加するようミこイネーブルする。この信号は、
ＢＣＵローカル・バス２２３と、ドライバ・レシーバ２
１８と、プロセッサ・バス１６１Ｄを介してＳ／８８プ
ロセツサ６２に対して適当なベクタ番号を印加するため
にベクタ・ビット論理５８４（第４９図）に印加される
。、Ｉ第１２５８ｆ上の信号もまたフリップフロップ５
８２をリセットする。
Ｓ／３７０ＳＴＩＲ機能が仮定のように既に完了してい
るなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。
るなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。
同期化ルーチンの最後の命令は、線５８６（第６０図）
に同期化信号を印加する同期化コマンドを発生する。
に同期化信号を印加する同期化コマンドを発生する。
この信号は、相手ユニット２１．２３のＳ／８８〈及び
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフコするために、同期化線５８０及び５７５に印加さ
れる。
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフコするために、同期化線５８０及び５７５に印加さ
れる。
Ｓ／８８処理ユニツト’ ｍｏｄｕｌｃ、５ｔａｒｔ−
ｕｐ−ｃｍ」の実行の一部として、エミュレートされた
サービス・プロセッサｒＩ ＰＬボタン押圧」機能スト
リングがユニット２１．２３中のＳ／３７０エンテイテ
イに送られる。ＤＡＳＤアクセスなどの全ＩＭＬ機能を
実行するのではなくて、このＩＭＬはＳ／８８主記憶か
らのＩ１０処理とロードを迂回する。ＥＸＥＣ３７０コ
ードは既に、ＤＡＳＤからＩＰＬコードをフェッチしそ
れをＳ／８８主記憶に配置して、ＩＰＬを待っている。
ｕｐ−ｃｍ」の実行の一部として、エミュレートされた
サービス・プロセッサｒＩ ＰＬボタン押圧」機能スト
リングがユニット２１．２３中のＳ／３７０エンテイテ
イに送られる。ＤＡＳＤアクセスなどの全ＩＭＬ機能を
実行するのではなくて、このＩＭＬはＳ／８８主記憶か
らのＩ１０処理とロードを迂回する。ＥＸＥＣ３７０コ
ードは既に、ＤＡＳＤからＩＰＬコードをフェッチしそ
れをＳ／８８主記憶に配置して、ＩＰＬを待っている。
ＩＰＬの最終ステップは、次に、位置Ｏによって指定さ
れたアドレスに制御を渡すことである。
れたアドレスに制御を渡すことである。
（Ｂ）マイクロコードのみの実現構成
初期電源投入（Ｉ ＰＯ）の結果、または電源障害回復
（ＰＦＲ）の結果としてに’ｌｌ−投入されたＰＵボー
ド。
（ＰＦＲ）の結果としてに’ｌｌ−投入されたＰＵボー
ド。
最初に、ＩＰＯの場合を考えてみる。
ＩＰＯによってＳ／８８電源良好信号が確証された結果
、メンテナンス割り込みがＳ／８８ Ｆ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１のＳ／
８８エンテイテイを同期させて、やはりＰＲＯＭ１８１
中にあるＳ／、３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴＩＲは、これがＩＰＯであるので、Ｓ／８８及びそ
のオペレーティング・システムの機能が必要である時に
、初期化し同期化させるために十分な機能がロードされ
ていない、と決定する。その結果、Ｓ／３７０は、さら
なる動作をすることなく、オペレーティング・システム
のロードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オ
ペレーティング・システム初期化の一部として、「スタ
ートアップ」モジュールが呼び出される。このモジュー
ルもまた、ＰＲＯＭ１８１中にあるＳ／３７０ＳＴＩＲ
を呼び出す。このとき、５ＴＩＲは、必要な機能が利用
可能であると決定し、初期マイクロコード・ロード（Ｉ
ＭＬ）自体を同期化するためにそれらを利用する。
、メンテナンス割り込みがＳ／８８ Ｆ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１のＳ／
８８エンテイテイを同期させて、やはりＰＲＯＭ１８１
中にあるＳ／、３７０ＳＴＩＲを呼び出す。Ｓ／３７０
ＳＴＩＲは、これがＩＰＯであるので、Ｓ／８８及びそ
のオペレーティング・システムの機能が必要である時に
、初期化し同期化させるために十分な機能がロードされ
ていない、と決定する。その結果、Ｓ／３７０は、さら
なる動作をすることなく、オペレーティング・システム
のロードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オ
ペレーティング・システム初期化の一部として、「スタ
ートアップ」モジュールが呼び出される。このモジュー
ルもまた、ＰＲＯＭ１８１中にあるＳ／３７０ＳＴＩＲ
を呼び出す。このとき、５ＴＩＲは、必要な機能が利用
可能であると決定し、初期マイクロコード・ロード（Ｉ
ＭＬ）自体を同期化するためにそれらを利用する。
第２に、ＰＦＲの場合、
Ｓ／８８電源良好信号がＩＰＯによって確証された結果
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１のＳ／
８８エンテイテイを同期させ、やはりＰＲＯＭ１８１中
にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴ
ＩＲは、これがＰＦＲであるので、必要な機能が利用可
能であると決定してＳ／３７０エンテイテイまたはユニ
ット２１の同期及び初期化に進む。
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１のＳ／
８８エンテイテイを同期させ、やはりＰＲＯＭ１８１中
にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴ
ＩＲは、これがＰＦＲであるので、必要な機能が利用可
能であると決定してＳ／３７０エンテイテイまたはユニ
ット２１の同期及び初期化に進む。
（５）一方のユニット２１が正常に処理している間に相
手２３が挿入された （ Ａ、 ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
手２３が挿入された （ Ａ、 ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
（Ｂ）マイクロコードのみの実現構成
新しいボードが挿入された結果として、メンテナンス割
り込みがＳ／８８主記憶Ｍ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＰＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンティ
ティの同期化及び初期化に進む。
り込みがＳ／８８主記憶Ｍ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＰＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンティ
ティの同期化及び初期化に進む。
（６）相手が比較障害を検出する
（Ａ）ハードウェア実現構成
故障の処理ユニットは、正常動作処理ユニットが強制さ
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。、障害処理ユニットがその５ＴＩＲか
ら正しく脱出することに失敗するとく例えば１度、また
は予め選択された回数）、正常動作処理ユニットが、適
当な時間の後、障害処理ユニットのＳ／８８部分とその
さまざまな状況報告機能に「破断」をセットする。
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。、障害処理ユニットがその５ＴＩＲか
ら正しく脱出することに失敗するとく例えば１度、また
は予め選択された回数）、正常動作処理ユニットが、適
当な時間の後、障害処理ユニットのＳ／８８部分とその
さまざまな状況報告機能に「破断」をセットする。
（Ｂ）マイクロコードのみの実現構成
比較障害検出とボードの結果、メンテナンス割り込みは
Ｓ／８８部分ＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＰＲＯＭ１ｓｉ中にあるＳ／３７０ＳＴ
ＩＲを呼び出す。
Ｓ／８８部分ＯＭ１８１コードを呼び出す。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＰＲＯＭ１ｓｉ中にあるＳ／３７０ＳＴ
ＩＲを呼び出す。
Ｓ／３７０ＳＴＩＲは、これがＰＦＲに類似しているこ
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
別の実施例
別の（非Ｓ／８８）フォールト・トレラント・システム
における使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
における使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
そして、ユーザーは、機能または性能の低下を感じるこ
とはないのである。
とはないのである。
この改良は、上記の厳密な必要条件のあるものを欠く異
なるソフトウェア・フォールト・トレラント・システム
で使用することもできることを理解されたい。
なるソフトウェア・フォールト・トレラント・システム
で使用することもできることを理解されたい。
本願発明を適用することができるけれども上記の厳密な
必要条件のあるものを欠く異−なる別のシステムが米国
特許第４３５８６５０号に示されている。その米国特許
の第１図において、３つのサブシステムが互いに非同期
的に動作し、２重化されたバスに結合されている。そし
て、もし１つのサブシステムが故障したら、残りの２つ
がプログラム実行を続ける。全てのエラーは、本発明の
好適な実施例のように瞬間的ではなく、プログラム中の
チエツク・ポイントで決定される。
必要条件のあるものを欠く異−なる別のシステムが米国
特許第４３５８６５０号に示されている。その米国特許
の第１図において、３つのサブシステムが互いに非同期
的に動作し、２重化されたバスに結合されている。そし
て、もし１つのサブシステムが故障したら、残りの２つ
がプログラム実行を続ける。全てのエラーは、本発明の
好適な実施例のように瞬間的ではなく、プログラム中の
チエツク・ポイントで決定される。
該米国特許のサブシステムとは異なる、Ｓ／３７０プロ
セツサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）１！に関連して説明したのと同様の様式で該米国
特許のサブシステム中の選択線を使用し且つ制御するこ
とにより、そのサブシステムのプロセッサを、それらを
寄生的な接続異種プロセッサのＩ１０コントローラとし
ての使用を可能ならしめるために切り放すことができる
。
セツサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）１！に関連して説明したのと同様の様式で該米国
特許のサブシステム中の選択線を使用し且つ制御するこ
とにより、そのサブシステムのプロセッサを、それらを
寄生的な接続異種プロセッサのＩ１０コントローラとし
ての使用を可能ならしめるために切り放すことができる
。
（２）Ｓ／８８ Ｉ／○コントローラとＳ／３７０主
記憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての宥効
Ｉ１０データを記憶すると仮定されている第５ｉｌｌの
実施例では、Ｉ１０データ転送を、 ディスク・コント
ローラ２０などのＳ／８８ Ｉ１０装置と、Ｓ／３７
０記憶１６２の間でより効率的な動作のために直接行う
ことができる。
記憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての宥効
Ｉ１０データを記憶すると仮定されている第５ｉｌｌの
実施例では、Ｉ１０データ転送を、 ディスク・コント
ローラ２０などのＳ／８８ Ｉ１０装置と、Ｓ／３７
０記憶１６２の間でより効率的な動作のために直接行う
ことができる。
しかし、この代替実施例では、ＢＣＵ１５６は依然とし
てＳ／３７０ Ｉ１０コマンドをＳ／８８に変換する
ために使用されなくてはならない。
てＳ／３７０ Ｉ１０コマンドをＳ／８８に変換する
ために使用されなくてはならない。
そのコマンドに関連付けられたシステム３７０記憶アド
レスは、そのコマンドが５７８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。
レスは、そのコマンドが５７８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。
記憶１６２からＩ１０装置へのデータ転送の間に、１つ
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
Ｉ１０装置から記憶１６２へのデータ変換の間に、Ｉ１
０動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
０動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
もしデータ変換が必要なら、Ｓ／８８プロセツサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ１０装置コントローラ中で実行
することができる。
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ１０装置コントローラ中で実行
することができる。
データ変換はまた、ＡＳＣＣＩからＥＢＣＤＥＣ変換な
どのＳ／８８ ０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。
どのＳ／８８ ０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。
（３）直接接続された対の両プロセッサの切り放し
第５２図は、直接結合されたプロセッサの対の両方が、
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例の５７８８プロ
セツサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替実施例のためのデ
ータ・フローを示す図である。
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例の５７８８プロ
セツサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替実施例のためのデ
ータ・フローを示す図である。
２つのプロセッサ６４０．６４１は、プロセッサ・バス
６４２．６４３と、ドライバ・レシーバ＠路６４４，６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
異なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されていることも知らな
い。
６４２．６４３と、ドライバ・レシーバ＠路６４４，６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
異なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されていることも知らな
い。
この代替実施例のプロセッサ６４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶６４Ｇへコマンド及びデータを転送するた
めに、ローカル・バス６５２を介してパス６４２をロー
カル記憶６４６へ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・バス６４７上に配置する。そのアドレスのデコードは
また、転送をプロセッサ８４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶６４Ｇへコマンド及びデータを転送するた
めに、ローカル・バス６５２を介してパス６４２をロー
カル記憶６４６へ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・バス６４７上に配置する。そのアドレスのデコードは
また、転送をプロセッサ８４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。
切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しない
）にコマンドまたはデータを読み込む。もしコマンドま
たはデータが変換を必要どするなら、プロセッサ８４１
は、その必・要な変換を実行するために記憶６５０中の
エミュレーション・マイクロコードを利用する。プロセ
ッサ６４１は次に、そのオペレーティング・システムの
制御の下で、変換されたコマンドを処理する。
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しない
）にコマンドまたはデータを読み込む。もしコマンドま
たはデータが変換を必要どするなら、プロセッサ８４１
は、その必・要な変換を実行するために記憶６５０中の
エミュレーション・マイクロコードを利用する。プロセ
ッサ６４１は次に、そのオペレーティング・システムの
制御の下で、変換されたコマンドを処理する。
尚、プロセッサ６４０及び６４１の「切り放し」が、各
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６との間のコマンドまたはデータの
実質的なセグメントの連続的な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送が達成される。
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６との間のコマンドまたはデータの
実質的なセグメントの連続的な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送が達成される。
コマンドまたはデータは、プロセッサ６４１からプロセ
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することができる。
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することができる。
この代替実施例は、ある重要な観点において前記好適な
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。このことは、Ｉ１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴ Ｉ Ｏに類似す
るアプリケーション・プログラムに制御を渡すための追
加機能を要する。
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。このことは、Ｉ１０機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のＥＸＥＣ３７０／ＥＴ Ｉ Ｏに類似す
るアプリケーション・プログラムに制御を渡すための追
加機能を要する。
オペレーティング・システムからアプリケーション・プ
ログラムへあるＩ１０機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
ログラムへあるＩ１０機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
例えば、好適な実施例では、Ｓ／３７０はＩ１０開始命
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
第５２図の好適な実施例では、例えば、Ｓ／３７０プロ
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放す
」特殊なアプリケーション・プログラムに制御を渡す。
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放す
」特殊なアプリケーション・プログラムに制御を渡す。
記憶６４６に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書キを防止するため
に、プロセッサ６４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしが読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の第２の
区画にのみ書込を行うことしが許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。
たデータの別のプロセッサによる上書キを防止するため
に、プロセッサ６４０は記憶６４６のある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしが読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の第２の
区画にのみ書込を行うことしが許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。
プロセッサ６４０及び６４１は、それぞれ第２及び第１
の区画への書込を禁止される。
の区画への書込を禁止される。
切り放し及び割り込み機構は、前記好適な実施例のＳ／
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
プロセッサ６４０１８４１の間でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのＩ／Ｏ動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
プロセッサのためのＩ／Ｏ動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
さらに、一方のプロセッサのあるアプリケーション・プ
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
尚、ここでは、「アプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当菜者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
コード」という用語が、データ処理技術分野の熟練した
当菜者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと異なっている。
１）アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時間遅延なとのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時間遅延なとのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
２）アプリケーション・コードは、ユーザーによって開
始され、オペレーティング・システム・サービスによっ
てロードされる。
始され、オペレーティング・システム・サービスによっ
てロードされる。
３）オペレーティング・システムは、アプリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。
・プログラムの記憶のページ・イン及びアウトを制御す
る。
４）オペレーティング・システムは、主記憶をアプリケ
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。
また、「異種」という用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うことができる
。
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うことができる
。
さらに、「透過的」という用語は、オペレーティング・
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処置が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分離されている、という意味で使用される。
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処置が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分離されている、という意味で使用される。
Ｆ１発明の詳細
な説明したように、この発明によれば、構成データを与
えることなく異種装置と対話することを可能ならしめる
方法及び装置が提供される。
えることなく異種装置と対話することを可能ならしめる
方法及び装置が提供される。
第１図は、Ｓ／３７０プロセツサのＳ／８８プロセツサ
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、第４図は、フォー
ルト・トレラント環境におけるＳ／８８プロセツサの相
互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、５７８８プロセツサの切り放しを図式的に示
す図、 第６Ａ％６Ｂ及びＧＣ図は、ＨＳＤＩによって相互接続
された従来のＩＢＭ システム／８８を図式的に示す
図、 第７図は、５７８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーテイング・システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセツサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及びｖＪＳＢ図は、２つのボード上にＳ／３７０
ヒＳ／８８のユニットを物理的にパッケージした様子を
示す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れたＳ／８８主記憶の区画を概念的に′示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０バス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６図は、Ｓ／３７０及びＳ／８８プロセツサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０バス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１．９Ａ、１９Ｂ、及び１９Ｃ図の組合
せを示す図、 第１．９Ａ、１９Ｂ、及び１９Ｃ図は、Ｓ／３７０プロ
セツサをＳ／８８プロセツサ及び主記憶に相互接続する
バス制御ユニットの詳細なブロック図、 第２０図は、Ｓ／８８プロセツサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセツサから
Ｓ／８８プロセツサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０− Ｓ／８８プロセツサをもつモジュール
のための、既存の５７８８割り込み構造の変更を示す図
、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、３８Ｍ読取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０，１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセツサ・バス及びプロセッサ
の間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のためのＳ／８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５図は、第３
２Ｂ図のＦＩＦＯ中に記憶されるコマンド及びデータ・
ワードのフォーマットを示す図、 第３８Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０ Ｉ１０コマンド実行と、ＥＸＥＣ３７０ソフ
トウェア及びＳ／３７０ Ｉ１０ドライバの区画のた
めのマイクロコード・デザインの好適な形式を図式的に
示す図。 第４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェア
とＳ／３７０マイクロコードの間、及びＥＴＩＯマイク
ロコードとＥＸＥＣ３７０ソフトウェアの間のインター
フェース及びプロトコルを概念的に示す図、 第４１Ｃ乃至４１８図は、ＢＣＵローカル記憶の内容を
示す図、 第４２図は、ＥＸＥＣ３７０％ＥＴＩＯ１Ｓ／３７０Ｘ
ＥＣ３ヨ０ 結合ハードウェアの間のプロトコルに関連する、リンク
・リスト及びキューを通じてのワーク・キュー・バッフ
ァの動作を示す図、 第４３図は、典型的なＳ／３７０ Ｉ／○開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ １１０命令を実行するた
めに互いに通信するときのそれらの制御／データ・フロ
ーを図式的に示す図、第４５Ａ乃至４５ＡＧ図は、ＢＣ
Ｕ内のデータ転送動作の間のＢ ＣＵ中のローカル・ア
ドレス及びデータ・バス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０ Ｉ／
Ｏ命令に応答してＳ／３７０フオーマツトでＳ／８８デ
イスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶ｖＡ域を組み込むた
めに一部が除去される、Ｓ／８８記憶マツプ・エントリ
とともに第１０図のメモリ・マツピングを示す図、 第４８Ａ乃至４８に図は、Ｓ／８８物理記憶内にＳ／３
７０記憶領域を＋′Ｐ戒するために、システム・スター
トアップ及び再構成ルーチンの間に新しく与えられたサ
ブルーチンと対話することができるＳ／８８のための仮
想／物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−３／８Ｂプロセツサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、第４図は、フォー
ルト・トレラント環境におけるＳ／８８プロセツサの相
互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、５７８８プロセツサの切り放しを図式的に示
す図、 第６Ａ％６Ｂ及びＧＣ図は、ＨＳＤＩによって相互接続
された従来のＩＢＭ システム／８８を図式的に示す
図、 第７図は、５７８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーテイング・システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセツサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及びｖＪＳＢ図は、２つのボード上にＳ／３７０
ヒＳ／８８のユニットを物理的にパッケージした様子を
示す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れたＳ／８８主記憶の区画を概念的に′示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０バス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１５Ａ乃至１５Ｃ図は、Ｓ／
３７０バス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６図は、Ｓ／３７０及びＳ／８８プロセツサの間の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０バス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１．９Ａ、１９Ｂ、及び１９Ｃ図の組合
せを示す図、 第１．９Ａ、１９Ｂ、及び１９Ｃ図は、Ｓ／３７０プロ
セツサをＳ／８８プロセツサ及び主記憶に相互接続する
バス制御ユニットの詳細なブロック図、 第２０図は、Ｓ／８８プロセツサをその関連ハードウェ
アから切り放す論理と、異種Ｓ／３７０プロセツサから
Ｓ／８８プロセツサへの割り込み要求を処理する論理の
好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０− Ｓ／８８プロセツサをもつモジュール
のための、既存の５７８８割り込み構造の変更を示す図
、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、３８Ｍ読取コマン
ド及びＢＳＭ書込コマンドの間のアダプタ・バス・チャ
ネル０，１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセツサ・バス及びプロセッサ
の間のインターフェース・バスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、バス上のユ
ニット間のデータ転送のためのＳ／８８システム・バス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５図は、第３
２Ｂ図のＦＩＦＯ中に記憶されるコマンド及びデータ・
ワードのフォーマットを示す図、 第３８Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０ Ｉ１０コマンド実行と、ＥＸＥＣ３７０ソフ
トウェア及びＳ／３７０ Ｉ１０ドライバの区画のた
めのマイクロコード・デザインの好適な形式を図式的に
示す図。 第４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェア
とＳ／３７０マイクロコードの間、及びＥＴＩＯマイク
ロコードとＥＸＥＣ３７０ソフトウェアの間のインター
フェース及びプロトコルを概念的に示す図、 第４１Ｃ乃至４１８図は、ＢＣＵローカル記憶の内容を
示す図、 第４２図は、ＥＸＥＣ３７０％ＥＴＩＯ１Ｓ／３７０Ｘ
ＥＣ３ヨ０ 結合ハードウェアの間のプロトコルに関連する、リンク
・リスト及びキューを通じてのワーク・キュー・バッフ
ァの動作を示す図、 第４３図は、典型的なＳ／３７０ Ｉ／○開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ １１０命令を実行するた
めに互いに通信するときのそれらの制御／データ・フロ
ーを図式的に示す図、第４５Ａ乃至４５ＡＧ図は、ＢＣ
Ｕ内のデータ転送動作の間のＢ ＣＵ中のローカル・ア
ドレス及びデータ・バス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０ Ｉ／
Ｏ命令に応答してＳ／３７０フオーマツトでＳ／８８デ
イスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶ｖＡ域を組み込むた
めに一部が除去される、Ｓ／８８記憶マツプ・エントリ
とともに第１０図のメモリ・マツピングを示す図、 第４８Ａ乃至４８に図は、Ｓ／８８物理記憶内にＳ／３
７０記憶領域を＋′Ｐ戒するために、システム・スター
トアップ及び再構成ルーチンの間に新しく与えられたサ
ブルーチンと対話することができるＳ／８８のための仮
想／物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−３／８Ｂプロセツサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。
Claims (1)
- 【特許請求の範囲】 （１）オペレーティング・システムの制御の下で情報を
処理するために、プロセッサ装置が関連ハードウェアと
対話するタイプのデータ処理システムにおいて、 （ａ）上記オペレーティング・システムにとって異種の
情報処理装置と、 （ｂ）上記プロセッサ装置を上記ハードウェアから切り
放して、上記プロセッサ装置を、対話のため上記情報処
理装置に結合する手段を具備する、データ処理システム
。 （２）上記結合する手段は、上記オペレーティング・シ
ステム・サービスを使用することなく、また上記オペレ
ーティング・システムによる拒絶なく上記結合及び切り
放し機能を実行する請求項１のデータ処理システム。 （３）仮想オペレーティング・システムの制御の下で情
報を処理するために、プロセッサ装置が関連ハードウェ
アと対話するタイプのデータ処理システムにおいて、 （ａ）上記オペレーティング・システムにとって異種の
情報処理装置と、 （ｂ）上記プロセッサ装置上で走り、上記オペレーティ
ング・システムによって感知されることなく、上記プロ
セッサ装置を上記ハードウェアから切り放して、上記プ
ロセッサ装置を、対話のため上記情報処理装置に結合す
るアプリケーション・プログラムを含む手段を具備する
、 データ処理システム。 （４）上記アプリケーション・プログラムを含む手段が
さらに、 （ａ）上記アプリケーション・プログラムの選択された
命令の実行の間に有効化され、複数の子め選択された仮
想アドレスのうちの１つをそのプロセッサ・アドレス・
バス上に印加するための手段と、 （ｂ）上記バス上の上記複数の子め選択された仮想アド
レスのうちの１つに応答して、上記プロセッサ装置及び
上記情報処理装置中での上記選択された命令の実行のた
め、上記プロセッサ装置を上記ハードウェアから切り放
して、上記プロセッサ装置を、対話のため上記情報処理
装置に結合するためのアドレス・デコード論理手段とを
具備する、請求項３のデータ処理システム。 （５）上記プロセッサ装置が上記ハードウェアに結合さ
れたアドレス・ストローブ線をもち、上記アドレス・デ
コード論理手段が上記バス上の上記予め選択された仮想
アドレスのうちの１つの存在に応答して、上記アドレス
・ストローブ線上のプロセッサ信号を上記ハードウェア
からブロックし、上記選択された命令の実行の間に上記
情報処理装置を有効にするために、該信号を上記情報処
理装置に結合するものである、 請求項４のデータ処理システム。 （６）第１の処理装置と、第１の仮想オペレーティング
・システムの制御の下でプログラムを実行するための主
記憶と複数のＩ／Ｏ装置を含むハードウェアをもつデー
タ処理システムにおいて、 （ａ）第２のオペレーティング・システムの制御の下で
プログラムを実行するための、上記第１のオペレーティ
ング・システムにとって異種の第２の処理装置と、 （ｂ）上記第１の処理装置を上記ハードウェアから切り
放して、上記第１の処理装置を、上記第２の処理装置に
結合する、上記第１の処理装置上で走るアプリケーショ
ン・プログラムを含む手段と、 （ｃ）上記第１の処理装置が上記ハードウェアから切り
放されている間に上記第１の処理装置と上記アプリケー
ション・プログラムによって制御され、上記第１及び第
２の処理装置の間でデータを転送するための手段とを具
備する、 データ処理システム。 （７）上記第１及び第２の処理装置の間のデータ転送が
上記第１のオペレーティング・システムに認識できない
ところの請求項６のデータ処理システム。 （８）第１の処理装置と、第１の仮想オペレーティング
・システムの制御の下で第１の命令アーキテクチャをも
つプログラムを実行するための主記憶と複数のＩ／Ｏ装
置を含むハードウェアをもつデータ処理システムにおい
て、 （ａ）上記第１のオペレーティング・システムとは異な
る第２の仮想オペレーティング・システムの制御の下で
、上記第１の命令アーキテクチャとは異なる第２の命令
アーキテクチャをもつプログラムを実行するための、上
記第１のオペレーティング・システムにとって異種の第
２の処理装置と、 （ｂ）上記第１の処理装置を上記ハードウェアから切り
放して上記第１の処理装置を、上記第２の処理装置に直
接結合する、上記第１の処理装置中のアプリケーション
・プログラムを含む手段と、 （ｃ）上記第１の処理装置が上記ハードウェアから切り
放されている間に上記第１の処理装置と上記アプリケー
ション・プログラムによって制御され、上記第１及び第
２の処理装置の間でコマンド及びデータ情報のうちの少
なくとも１つを交換するための手段とを具備する、 データ処理システム。 （９）上記第１の処理装置と上記アプリケーション・プ
ログラムによって制御され、上記第２の処理装置から上
記第１の処理装置へ転送されるコマンド及びデータ情報
をそれぞれ、上記第１の処理装置が実行可能なコマンド
と、上記第１の処理装置が使用可能なデータとに変換す
るための手段をさらに有する請求項８のデータ処理シス
テム。 （１０）上記第１の処理装置と上記ハードウェアは、上
記第１のオペレーティング・システムの制御の下で、上
記変換されたコマンド及びデータ情報を処理するように
動作される請求項９のデータ処理システム。 （１１）（ａ）第１の仮想オペレーティング・システム
の制御の下でプログラムを実行するための、プロセッサ
・アドレス・バスをもつ第１の処理装置及びそれに接続
されたハードウェアと、 （ｂ）上記第１の仮想オペレーティング・システムにと
って異種であり、第２の仮想オペレーティング・システ
ムの制御の下でプログラムを実行するための第２の処理
装置と、 （ｃ）上記第２の処理装置を、情報転送のために第１の
処理装置に直接結合するための手段と、 （ｄ）上記第１の処理装置上で走り、上記アドレス・バ
スに選択された仮想アドレスを印加するためのアプリケ
ーション・プログラムを含む手段と、 （ｅ）上記バス上の上記選択された仮想アドレスのうち
の１つに応答して上記第１の処理装置をそのハードウェ
アから切り放すための論理手段と、 （ｆ）上記第１の処理装置が切り放されている間に上記
第１の処理装置と上記アプリケーション・プログラムに
よって制御され、上記第１の処理装置と上記第２の処理
装置の間で上記直接結合するための手段を介してコマン
ド及びデータ情報のうちの少なくとも１つを渡すための
手段とを具備する、 データ処理システム。 （１２）上記第１の処理装置と上記アプリケーション・
プログラムによって制御され、上記第２の処理装置から
上記第１の処理装置へ転送されるコマンド及びデータ情
報をそれぞれ、上記第１の処理装置が実行可能なコマン
ドと、上記第１の処理装置が使用可能なデータとに変換
するための手段をさらに有する請求項１１のデータ処理
システム。 （１３）上記第１の処理装置と上記ハードウェアは、上
記第１のオペレーティング・システムの制御の下で、上
記変換されたコマンド及びデータ情報を処理するように
動作される請求項１２のデータ処理システム。 （１４）（ａ）第１の仮想オペレーティング・システム
の制御の下でプログラムを実行するための、プロセッサ
・アドレス・バスをもつ第１の処理装置及びそれに接続
されたハードウェアと、 （ｂ）第２の仮想オペレーティング・システムの制御の
下でプログラムを実行するための、プロセッサ・アドレ
ス・バスをもつ第２の処理装置及びそれに接続されたハ
ードウェアとを有し、 （ｃ）上記一方の処理装置とそのハードウェアは、他方
の処理装置のオペレーティング・システムに対して異種
であり、さらに、 （ｄ）上記第１及び第２の処理装置を、情報転送のため
に第１の処理装置に直接結合するための手段と、 （ｅ）上記各処理装置に接続され、該処理装置をそのハ
ードウェアから切り放して上記直接結合するための手段
に結合する、該処理装置上で走る個別のアプリケーショ
ン・プログラムを含む切り放し手段と、 （ｆ）上記個別の処理装置が切り放されている間に上記
個別の処理装置と上記アプリケーション・プログラムに
よって制御され、上記個別の処理装置と上記直接結合す
るための手段の間で情報を交換し、以て情報が個別の処
理装置の間で直接交換できるようにする手段とを具備す
る、 データ処理システム。 （１５）上記直接結合するための手段は、装置相互通信
を処理するために切り放されている間に、各処理装置に
よってアクセス可能なローカル記憶をもつ、請求項１４
のデータ処理システム。 （１６）上記処理装置のおのおのに接続され、１つの処
理装置から受け取ったコマンド及びデータを、別の処理
装置によって実行可能なコマンドと使用可能なデータに
変換するための手段をさらに有する、請求項１４のデー
タ処理システム。 （１７）上記各処理装置とそのハードウェアは、その個
別のオペレーティング・システムの下で、受領し変換さ
れたコマンド及びデータを処理するように動作される、
請求項１５のデータ処理システム。 （１８）上記各切り放し手段はさらに、 （ａ）その個別のアプリケーション・プログラムの命令
に応答して、その処理装置のアドレス・バス上に固有の
仮想アドレスを印加するための処理装置手段と、 （ｂ）上記固有仮想アドレスに応答してその個別の処理
装置をその関連ハードウェアから切り放すための手段と
を具備する、 請求項１４のデータ処理システム。 （１９）（ａ）第１の仮想オペレーティング・システム
の制御の下でプログラムを実行するための、プロセッサ
・アドレス・バスをもつ第１の処理装置及び、主記憶と
Ｉ／Ｏ装置をもちそれに接続されたハードウェアと、 （ｂ）第２の仮想オペレーティング・システムの制御の
下でプログラムを実行するための、プロセッサ・アドレ
ス・バスをもつ第２の処理装置及び、主記憶とＩ／Ｏ装
置をもちそれに接続されたハードウェアとを有し、 （ｃ）上記一方の処理装置とそのハードウェアは、他方
の処理装置のオペレーティング・システムに対して異種
であり、さらに、 （ｄ）上記処理装置を直接結合するための手段と、 （ｅ）上記各処理装置に接続され、上記処理装置間でコ
マンド及びデータを交換するために、該処理装置をその
ハードウェアから切り放して上記直接結合するための手
段に結合する、該処理装置上で走る個別のアプリケーシ
ョン・プログラムを含む切り放し手段とを具備する、 データ処理システム。 （２０）オペレーティング・システムの制御の下で情報
を処理するためのプロセッサ装置及びハードウェアをも
つデータ処理システムにおいて、該プロセッサ装置と、
該オペレーティング・システムに対して異種のデータ処
理装置の間で、該オペレーティング・システムによって
認識することができない様式で対話を可能ならしめる方
法であって、 （ａ）命令実行の間に上記プロセッサ装置を上記ハード
ウェアから切り放す段階と、 （ｂ）上記プロセッサ装置と上記ハードウェアが切り放
されている間に、上記命令実行に従い対話するために、
上記プロセッサ装置を上記データ処理装置に結合する段
階を有する、 データ処理方法。 （２１）プロセッサ装置が、オペレーティング・システ
ムの制御の下で情報を処理するためにハードウェアと対
話するタイプのデータ処理システムにおいて、該プロセ
ッサ装置と、該オペレーティング・システムに異種のデ
ータ処理装置の間でデータを転送するための方法であっ
て、 （ａ）上記プロセッサ装置の特殊なアプリケーション・
プログラムの選択されたデータ転送命令を実行する段階
と、 （ｂ）上記命令の実行の間に、上記命令に従って上記プ
ロセッサ装置と上記データ処理装置の間でデータを転送
するために、上記プロセッサ装置を上記ハードウェアか
ら切り放し、上記プロセッサ装置を上記データ処理装置
に結合し、以てそのデータ転送が上記オペレーティング
・システムによって認識することができないようにする
段階を有する、 データ転送方法。 （２２）オペレーティング・システムに対して異種の装
置と、該オペレーティング・システムによって認識でき
ない様式で、データ転送を可能ならしめるように、処理
装置をその関連ハードウェアから切り放すための方法で
あって、 （ａ）上記処理装置において、特殊なアプリケーション
・プログラムの選択されたデータ転送命令を実行する段
階と、 （ｂ）上記命令の実行の間に、上記処理装置のアドレス
・バス上に予定の仮想アドレスを印加する段階と、 （ｃ）上記アドレスをデコードする段階と、 （ｄ）上記デコードに応答して、処理装置アドレス・ス
トローブ信号をその関連ハードウェアからブロックして
それを上記異種装置に印加し、以て上記処理装置をその
関連ハードウェアから切り放して上記処理装置をデータ
転送のため上記異種装置に結合する段階を有する、 データ処理方法。 （２３）上記データ転送の完了により命令実行を終了す
る段階をさらに有する請求項２２の方法。 （２４）オペレーティング・システムに対して異種の装
置と、該オペレーティング・システムによって認識でき
ない様式で、データ転送を可能ならしめるように、処理
装置をその関連ハードウェアから切り放すための方法で
あって、 （ａ）上記処理装置において、特殊なアプリケーション
・プログラムの選択されたデータ転送命令を実行する段
階と、 （ｂ）上記命令の実行の間に、上記処理装置のアドレス
・バス上に予定の仮想アドレスを印加する段階と、 （ｃ）上記アドレスをデコードする段階と、 （ｄ）上記デコードに応答して、上記異種装置との上記
データ転送命令の実行のために、上記処理装置をその関
連ハードウェアから切り放して上記処理装置を上記異種
装置に結合する段階を有する、データ処理方法。 （２５）上記データ転送の完了により命令実行を終了す
る段階をさらに有する請求項２４の方法。 （２６）オペレーティング・システムの制御の下で情報
を処理するためにプロセッサ装置が関連ハードウェアと
対話するタイプのデータ処理システムにおいて、 （ａ）上記オペレーティング・システムに対して異種の
データ処理装置と、 （ｂ）上記データ処理装置との対話の間に上記ハードウ
ェア及び上記オペレーティング・システムから分離した
上記プロセッサ装置の動作を許容するように、上記プロ
セッサ装置を上記ハードウェアから切り放し、上記プロ
セッサ装置を上記データ処理装置に結合する手段を具備
する、 データ処理システム。 （２７）上記手段は、上記オペレーティング・システム
によって認識できない様式で上記切り放し及び結合機能
を実行する、請求項２６のデータ処理システム。 （２８）それぞれが第１及び第２の異なるアーキテクチ
ャと、第１及び第２の異なるオペレーティング・システ
ムをもつ第１及び第２のデータ処理システムをもち、上
記第１のデータ処理システムは、上記第１のアーキテク
チャに従い動作する第１の処理装置と、主記憶と、複数
のＩ／Ｏ装置をもち、上記第２のデータ処理システムは
、上記第２のアーキテクチャに従い動作する第２の処理
装置をもつデータ処理装置において、 （ａ）上記処理装置の間で情報の転送を行うために、上
記第１及び第２の処理装置を接続する接続手段と、 （ｂ）上記接続手段を介して上記第２の処理システムか
ら情報を受け取っている間に、上記第１のオペレーティ
ング・システムから上記第１の処理装置を相対的に分離
するように動作するための手段であって、そのとき該情
報は、上記第２のアーキテクチャに従い上記第２の処理
システムによって発生されたＩ／Ｏコマンドを含むもの
である手段と、 （ｃ）上記第１の処理システム中にあって、上記第２の
処理システムによって発生された上記Ｉ／Ｏコマンドを
、上記第１のアーキテクチャに従う変更されたＩ／Ｏコ
マンドに変換するための手段と、 （ｄ）上記第１の処理システムにおいて上記変更された
コマンドを実行するための手段とを具備する、 データ処理装置。 （２９）上記接続手段を介して上記第１の処理システム
から上記第２の処理システムに情報を転送するために、
上記第１の処理装置を上記第１のオペレーティング・シ
ステムから分離するように動作するための手段をさらに
有する請求項２８のデータ処理装置。 （３０）それぞれが第１及び第２の異なるアーキテクチ
ャと、第１及び第２の異なるオペレーティング・システ
ムをもつ個別の第１及び第２のデータ処理システムをも
ち、上記第１のデータ処理システムは、上記第１のアー
キテクチャに従い動作する第１の処理装置と、主記憶と
、複数のＩ／Ｏ装置をもち、上記第２のデータ処理シス
テムは、上記第２のアーキテクチャに従い動作する第２
の処理装置をもつデータ処理装置において、 （ａ）上記処理装置の間で情報の転送を行うために、上
記第１及び第２の処理装置を互いに直接接続する接続手
段と、 （ｂ）上記第１の処理システム中にあって、上記第１の
オペレーティング・システム上のアプリケーション・プ
ログラムを含み、上記接続手段を介して上記第２の処理
システムから、上記第２のアーキテクチャに従い上記第
２の処理システムによって発生されたＩ／Ｏコマンド及
びデータを含む情報を受け取っている間に上記第１のオ
ペレーティング・システムから分離するべく動作するよ
うに上記第１の処理装置を選択的に条件付けるための手
段と、 （ｃ）上記第１の処理システム中にあって、上記アプリ
ケーション・プログラムを含み、上記第２の処理システ
ムによって発生された上記Ｉ／Ｏコマンド及びデータを
、上記第１のアーキテクチャに従う変更されたＩ／Ｏコ
マンド及びデータ・フォーマットに変換するための手段
と、 （ｄ）上記第１の処理システムにおいて、上記データ・
フォーマットで、上記第１の処理装置と上記Ｉ／Ｏ装置
の間でデータを転送させるように変更されたコマンドを
実行するための手段とを具備する、 データ処理装置。 （３１）上記第１の処理システム中にあって、上記アプ
リケーション・プログラムを含み、上記第１のデータ処
理システムから上記第２のデータ処理システムへ、上記
接続手段を介して情報を転送するために、上記第１のオ
ペレーティング・システムに対して分離するように動作
させるべく上記第１の処理装置を選択的に条件付けるた
めの手段をさらに有する、請求項３０記載のデータ処理
装置。 （３２）それぞれが第１及び第２の異なるアーキテクチ
ャと、第１及び第２の異なるオペレーティング・システ
ムをもつ個別の第１及び第２のデータ処理システムをも
ち、上記第１のデータ処理システムは、上記第１のアー
キテクチャに従い動作する第１の処理装置と、第１の主
記憶と、第１の複数のＩ／Ｏ装置をもち、上記第２のデ
ータ処理システムは、上記第２のアーキテクチャに従い
動作する第２の処理装置と、第２の主記憶と、第２の複
数のＩ／Ｏ装置をもつデータ処理装置において、 （ａ）上記処理装置の間で情報の転送を行うために、上
記第１及び第２の処理装置を互いに直接接続する接続手
段と、 （ｂ）上記接続手段を介して１つの処理装置が別の処理
装置との間で、送信側の処理装置から該送信側の処理装
置のアーキテクチャに従い発生されたＩ／Ｏコマンドを
含む情報を送受信する間に、その個別のオペレーティン
グ・システムから分離するように各処理装置を選択的に
条件付ける手段と、 （ｃ）各処理システムにおいて、上記別の処理システム
から受け取ったＩ／Ｏコマンドを、受信側システムのア
ーキテクチャに従う変更されたＩ／Ｏコマンドに変換す
るための手段と、 （ｄ）上記受信側の処理システムにおいて上記変更され
たコマンドを実行するための手段とを具備する、 データ処理装置。 （３３）第１のオペレーティング・システムの制御の下
で動作する第１のプロセッサを、上記オペレーティング
・システム中にＩ／Ｏ装置のためのソフトウェア・ドラ
イバを設けることなくそれらのＩ／Ｏ装置に結合するた
めの方法において、（ａ）第２のオペレーティング・シ
ステムの制御の下で動作される第２のプロセッサと、上
記Ｉ／Ｏ装置を含むデータ処理システムにより直接情報
転送するために、上記第１のプロセッサを結合する段階
と、 （ｂ）上記第２のプロセッサを、上記第２のプロセッサ
上で走るアプリケーション・プログラムを含む手段によ
って、上記第２のオペレーティング・システムに認識で
きない様式で、システムから選択的に切り放す段階と、 （ｃ）上記第１のプロセッサとそのオペレーティング・
システムからのＩ／Ｏコマンドとデータを、切り放され
ている間に上記第２のプロセッサに選択的に渡す段階と
、 （ｄ）上記コマンド及びデータを、上記第２のオペレー
ティング・システム及びそのオペレーティング・システ
ムによって実行可能なコマンドと使用可能なデータに変
換する段階と、 （ｅ）上記変換されたコマンド及びデータを、上記デー
タ処理システムで処理する段階を有する、データ処理方
法。 （３４）上記第２のプロセッサが切り放されている間に
上記第２のプロセッサから上記第１のプロセッサへ直接
、データを選択的に渡す段階をさらに有する、請求項３
３の方法。（３５）第１のプロセッサと、主記憶と複数
のＩ／Ｏ装置を有するハードウェアに結合され、それら
によって動作する第２のプロセッサの間で情報を転送す
るための方法であって、 （ａ）上記ハードウェアから上記第２のプロセッサを切
り放す段階と、 （ｂ）上記第２のプロセッサが切り放されている間に、
上記第２のプロセッサ及びその上で走るオペレーティン
グ・システムの制御の下で上記第１のプロセッサと上記
第２のプロセッサの間で直接情報を転送する段階を有す
る、 データ転送方法。 （３６）第１のオペレーティング・システムの下で動作
する第１のアーキテクチャの第１のプロセッサを、別の
オペレーティング・システムの下で動作する別のアーキ
テクチャの別のプロセッサに結合するための方法であっ
て、該別のプロセッサは、通常は、主記憶と複数のＩ／
Ｏ装置をもつハードウェアに結合されてなる方法におい
て、（ａ）上記別のプロセッサ上で走るアプリケーショ
ン・プログラムを含む手段によって、上記別のプロセッ
サをそのハードウェアから切り放す段階と、 （ｂ）上記別のプロセッサを、（ｂ−１）その切り放し
状態において、上記第１のプロセッサからＩ／Ｏコマン
ド及びデータを上記別のプロセッサに渡し、 （ｂ−２）上記Ｉ／Ｏコマンド及びデータを、上記別の
プロセッサによって実行可能なコマンドと使用可能なデ
ータに変換し、 （ｂ−３）上記変換されたコマンドを、その結合状態で
上記別のプロセッサ中で実行することによって、 第１のプロセッサのＩ／Ｏコントローラとして動作させ
る段階を有する、 データ処理方法。 （３７）個別のプログラム命令を処理するためにハード
ウェアに結合されそれによって動作する一対のプロセッ
サの間で直接データを転送するための方法において、 （ａ）上記プロセッサのうちの１つをその関連ハードウ
ェアから切り放す段階と、 （ｂ）上記１つのプロセッサが切り放されている間に、
上記１つのプロセッサとその上で走るアプリケーション
・プログラムの制御の下で上記プロセッサの間で直接デ
ータを渡す段階を有する、データ転送方法。 （３８）第１のオペレーティング・システムの制御の下
で動作する第１のプロセッサから、第１のオペレーティ
ング・システムとは異なる第２のオペレーティング・シ
ステムの制御の下で、主記憶と複数のＩ／Ｏ装置をもつ
ハードウェアに結合されそれによって動作する第２のプ
ロセッサの間で情報を転送するための方法であって、 （ａ）上記第１のプロセッサを直接経路手段を介して上
記第２のプロセッサに結合する段階と、 （ｂ）上記第２のプロセッサを上記ハードウェアから切
り放して、上記第２のオペレーティング・システムに認
識できない様式で上記第２のプロセッサ及びアプリケー
ション・プログラムの制御の下で上記第２のプロセッサ
を上記直接経路手段に結合する段階と、 （ｃ）上記第２のプロセッサが切り放されている間に、
上記第１のプロセッサと上記第２のプロセッサの間で、
上記直接経路手段を介して上記第２のプロセッサ及びア
プリケーション・プログラムの制御の下で情報を転送し
、以て転送が上記第２のオペレーティング・システムに
認識できないようにする段階を有する、 情報転送方法。 （３９）個別のプログラム命令を処理するために、ハー
ドウェアに結合されそれによって動作する一対のプロセ
ッサの間で直接データを転送する方法において、 （ａ）記憶手段を含む直接転送手段を介して上記プロセ
ッサを互いに接続する段階と、 （ｂ）上記プロセッサの各々をその関連ハードウェアか
ら選択的に切り放す段階と、 （ｃ）各プロセッサが切り放されている間に、上記切り
放されたプロセッサとその上で走るアプリケーション・
プログラムの制御の下で、上記切り放されたプロセッサ
と上記記憶手段の間で直接選択的にデータを渡す段階を
有する、 データ転送方法。 （４０）（ａ）バス知構造をもち、オペレーティング・
システムの制御の下で情報を処理するために関連ハード
ウェアと対話する第１のプロセッサと、 （ｂ）上記オペレーティング・システムに対して異種で
あり、バス構造と、上記第１のプロセッサにコマンド及
びデータを転送するためにそのプロセッサ・バス上で割
り込み要求を開始するための手段をもつ第２のプロセッ
サと、 （ｅ）それらのプロセッサの間の直接結合機構であって
、それらのプロセッサの間で転送されつつあるコマンド
及びデータを記憶するためのローカル記憶と、コマンド
及びデータ転送のため該ローカル記憶を各プロセッサの
プロセッサ・バス構造に結合するように適合されたロー
カル・バス構造と、該ローカル・バス構造を介して上記
プロセッサ・バス構造と上記ローカル記憶の間のコマン
ド及びデータ転送を制御するための直接メモリ・アクセ
ス・コントローラ（ＤＭＡＣ）を含む論理手段とを有す
る直接結合機構と、 （ｄ）上記ＤＭＡＣを含み、上記第２のプロセッサから
の割り込み要求のうちの１つに応答し、上記第１のプロ
セッサに割り込み信号を印加するための論理手段と、 （ｅ）上記第１のプロセッサを含み、上記信号に応答し
、上記割り込み要求にサービスするルーチンにアクセス
するために、上記第１のプロセッサをその関連ハードウ
ェアとオペレーティング・システムから分離するように
動作させるための手段と、 （ｆ）上記割り込み要求に従い、上記直接結合機構を介
して上記プロセッサの間でコマンド及びデータを転送す
るために、上記オペレーティング・システムの制御の下
で上記第１のプロセッサを関連ハードウェアとオペレー
ティング・システムから切り放すように動作させる手段
とを具備する、データ処理システム。 （４１）プロセッサがオペレーティング・システムの制
御の下で情報を処理するために関連ハードウェアと対話
し、該オペレーティング・システムが複数の優先順位レ
ベルで処理システムからの割り込み要求を処理するため
のルーチンを含むタイプのデータ処理システムにおいて
、 （ａ）上記オペレーティング・システムに対して異種で
あり、上記プロセッサとのデータ転送のために上記優先
順位レベルのうちの１つで上記プロセッサに対する追加
的な割り込み要求を開始するための手段を含むデータ処
理装置であって、上記ルーチンは該データ処理装置から
の割り込み要求にサービスすることができないような装
置と、（ｂ）上記装置からの割り込み要求にサービスす
る追加的割り込みハンドラを含む上記処理システム中の
アプリケーション・プログラムを有する手段と、 （ｃ）上記装置からの割り込み要求の開始によって有効
化され、上記オペレーティング・システムの拒絶なく上
記プロセッサを上記追加的割り込みハンドラの方へ指向
し、その後上記システムが上記プロセッサ上で上記追加
的割り込みハンドラ・ルーチンを実行するように有効化
される手段と、 （ｄ）上記アプリケーション・プログラムを含み、上記
プロセッサ中で走り、上記プロセッサを上記ハードウェ
アから選択的に切り放し、上記オペレーティング・シス
テムの拒絶なくデータ転送するために上記装置に上記プ
ロセッサを結合する手段とを具備する、 データ処理システム。 （４２）上記アプリケーション・プログラムによって制
御され、上記割り込み要求によって開始されたデータ転
送が完了した時に異種装置に通知する手段をさらに含む
、請求項４１のデータ処理システム。 （４３）主記憶と複数のＩ／Ｏ装置を含むハードウエア
に結合されそれによって動作する第１及び第２のプロセ
ッサの間で情報を転送するための方法であって、 （ａ）上記第１のプロセッサから上記第２のプロセッサ
への割り込み要求を開始する段階と、 （ｂ）上記第２のプロセッサ上で走るように適合された
アプリケーション・プログラムに含まれる割り込みサー
ビス・ルーチンによって上記割り込み要求にサービスす
る段階と、（ｃ）上記割り込み要求のサービス時に上記
第２のプロセッサを上記ハードウェアから切り放す段階
と、 （ｄ）上記第２のプロセッサが切り放されている間に、
上記第２のプロセッサとそれの上で走るアプリケーショ
ン・プログラムの制御の下で上記第１のプロセッサと上
記第２のプロセッサの間で直接データを転送する段階を
有する、 情報転送方法。 （４４）（ａ）第１の仮想オペレーティング・システム
の制御の下でプログラムを実行するための第１の処理装
置及びその関連ハードウェアと、 （ｂ）第２の仮想オペレーティング・システムの制御の
下でプログラムを実行するための第２の処理装置及びそ
の関連ハードウェアと、 （ｃ）上記各処理装置とそれの関連ハードウェアは、他
方のオペレーティング・システムに対して互いに異種で
あることと、 （ｄ）上記処理装置の間で情報を転送するために上記処
理装置を互いに直接結合する手段と、 （ｅ）各処理装置において、上記別の処理装置からの割
り込み要求にサービスするための割り込みハンドラ・ル
ーチンをもつアプリケーション・プログラムを含む手段
と、 （ｆ）各処理装置に関連付けられ、各処理装置上で走り
、各処理装置をその関連ハードウェアから切り放し、そ
の処理装置を上記直接結合手段に結合する個別のアプリ
ケーション・プログラムを含む手段と、 （ｇ）上記処理装置が切り放されている間に上記処理装
置及びその個別のアプリケーション・プログラムによっ
て制御され、該処理装置と上記直接結合手段の間で情報
を交換するための手段とを具備する、 データ処理システム。 （４５）プロセッサ装置が、オペレーティング・システ
ムの制御の下で情報を処理するために関連ハードウエア
と対話するタイプのデータ処理システムにおいて、 （ａ）上記オペレーティング・システムに対して異種の
情報処理装置と、 （ｂ）、上記情報処理装置と対話する間に、上記プロセ
ッサ装置の上記ハードウェア及びオペレーティング・シ
ステムから分離された動作を可能ならしめるために、上
記プロセッサ装置を上記ハードウェアから切り放し上記
プロセッサ装置を上記情報処理装置に結合し、以て上記
オペレーティング・システムのサービスを要することな
く、また上記オペレーティング・システムによる拒絶な
く上記切り放し及び結合機能を実行する手段とを具備す
る、 データ処理システム。
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