JPH0362569A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は半導体装置及びその製造方法に関し、例えばダ
イナミックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａ　ｃｃｅｓｓ
Ｍｅｍｏｒｙ　）に好適な半導体装置及びその製造方法
に関するものである。

口、従来技術 近年、ダイナミックＲＡＭ等の高密度化は著しく、既に
４Ｍビ・ノトダイナミソクＲＡＭが市場に現れつつあり
、１６Ｍビットさらには６４ＭビットダイナミックＲＡ
Ｍまでも試作されようとしている。

しかし、それらの共通した問題点として、ダイナミック
ＲＡＭの根本をなすメモリー用キャパシタがある程度の
容量を保ちつつ、いかにして小さな面積に収納できるか
が最大のネックになってきた。

そこで、メモリー用キャパシタのリフレッシュサイクル
を現在のＩＭダイナミックＲＡＭと同程度に保ち、さら
にα線によるソフトエラー率を１０−９以下にするには
、それ相応の容量が必要となる。そしてこれまでにも、
上記したメモリー用キャパシタの面積を稼ぐためにトラ
ンスファゲートの上に積層構造を設けることによってキ
ャパシタを作り込む（主に横方向に面積を稼いでいる。

）という、いわゆるスタツクド・キャパシタ・セルと呼
ばれる構造のものや、基板等の半導体層に溝を形成する
ことによってキャパシタを作り込む（この場合には縦方
向に面積を稼いでいる。）という、いわゆるトレンチ・
キャパシタ・セルと呼ばれる構造のものが知られている
。

しかし、これらの方式もせいぜい１６Ｍビットダイナミ
ックＲＡＭ迄であり、６４ＭビットダイナミックＲＡＭ
以上になると全く新しい他の方法を開発しなければなら
ないのが実情である。

ハ０発明の目的 本発明の目的は、例えばダイナミックＲＡＭのメモリー
セル等におけるキャパシタの大幅な容量増大を容易に行
え、しかも微細化を大幅に促進できる半導体装置及びそ
の製造方法を提供することにある。

ニ０発明の構成 即ち、本発明は、半導体基体の一主面上に形成された複
数の微小棒状導電層と、これらの微小棒状導電層上に形
成された絶縁層と、この絶縁層を介して形成された第２
の導電層とによって構成されたキャパシタ部を有し、前
記複数の微小棒状導電層が一方の電極として互いに共通
に接続され、かつ前記第２の導電層が他方の共通電極と
なっている半導体装置に係るものである。

また、本発明は、厚み方向に複数の微小孔を有する多孔
質層を半導体基体の一主面上に形成する工程と、前記微
小孔を含む前記多孔質層上に第１の導電層材料を被着す
る工程と、前記多孔質層を選択的に除去して前記第１の
導電層材料を複数の微小棒状導電層として残す工程と、
これらの微小棒状導電層上に絶縁層を形成する工程と、
この絶縁層上に第２の導電層を形成する工程とを有する
半導体装置の製造方法も提供するものである。

ホ、実施例 以下、本発明の詳細な説明する。

まず、第１図及び第２図において本発明によるキャパシ
タを有する半導体装置の主な構造について説明し、次に
、第３図〜第１１図において本発明をダイナミックＲＡ
Ｍに適用した各側についてそれらの製造方法と共に説明
する。

第２図に示すように、Ｐ型シリコン基板１の一主面上に
複数（この例では説明の都合上５本のみで表しである。

）の微小柱状ポリシリコン層３１（この例では柱状）が
形成されていて、それらの微小柱状ポリシリコン層３１
及びＰ型シリコン基板１を含む表面には戸型拡散層〈例
えばポロンを高濃度に含む）３２が形成されている（Ｐ
生型拡散層３２を含んだ微小柱状ポリシリコン層３１は
、この例では径が約０．０４μｍで高さが約１μｍ程度
のものである。）。さらに、戸型拡散層３２の表面には
５ｉ０２層３３（例えば厚さ約１００人）が設けられて
いて、その５ｉＯｚ層３３を介して第２のポリシリコン
層３４が形成されている。そして上述したように、複数
の微小柱状ポリシリコン層３１が一方の電極として互い
にＰ型シリコン基板１を通して共通に接続され、さらに
第２のポリシリコン層３４が他方の共通電極となって夫
々のキャパシタ３０によりキャパシタ部Ｃが構成されて
いる。なお、第１図は第２図の平面図である。

そして、実際に、１μｍＸ１μｍの床面積に上記した微
小柱状ポリシリコン層３１等で形成されたキャパシタ３
０が約４００〜５００本形成できる。

これはキャパシタ面積として換算すると約５０μ−とな
り、キャパシタ部Ｃの容量は約７０〜９０ｆＦ（フエム
トファランド）となる。従って、実際に後述するダイナ
ミックＲＡＭに適用した場合には、上記した容量値は例
えば６４ＭビットダイナミックＲＡＭに使用できる十分
な値となる。又、上述した例えばトレンチ・キャパシタ
では、同じ１μｍＸ１μｍの床面積におけるキャパシタ
面積を換算すると約８μｄ程度であり、その容量は約１
５ｆＦ（これに対して本例の値は約６倍となっている。

）となる。従って、上記トレンチ方式による１５ｆＦと
いう容量値は上記した６４ＭビットダイナミックＲＡＭ
等において使用できる値とはとてもいえるものではない
。

また、その他の比較として、例えばＩＭビットダイナミ
ックＲＡＭにおいてトレンチ・キャパシタでは、１μｍ
Ｘ３μｍの床面積に約２３μｄのキャパシタ面積をもち
、その容量は約４４ｆＦとなるが、本例によるキャパシ
タ構造によれば、その同じ床面積において約１５０μ−
のキャパシタ面積をもつことができ、その容量値も約２
８０ｆＦと上記トレンチ・キャパシタに比べて約６．５
倍の容量を稼ぐことができる。

以上に説明したように、本例によるデバイスによればＰ
型シリコン基板１の一主面上に形成された複数の微小柱
状ポリシリコン層３１と、これらの微小柱状ポリシリコ
ン層３１上に形成されたＳｉｎ、層３３と、この５ｉ０
２層３３を介して形成された第２のポリシリコン層３４
とによって構成されたキャパシタ部Ｃを有しているので
、上記微小柱状電極３１に対応した複数のキャパシタ３
０が並列に入ったのと等価となり、所定のキャパシタ面
積を十分に稼ぐことができる。即ち、上記複数の微小柱
状ポリシリコン層３１が上記キャパシタ部Ｃの一方別の
電極として互いに共通に接続され、かつ上記第２のポリ
シリコン層３４が上記キャパシタ部Ｃの他方の共通電極
となっているので、後述する第４日図に等価回路で示す
ように、キャパシタ部Ｃを構成している複数のキャパシ
タ３０を並列接続することができる。従って、上述した
ように、上記したキャパシタ面積を有効に稼ぐことがで
き、キャパシタの容量を大幅に増大できる。また、上述
したように、キャパシタの容量の大幅な増大は、例えば
後述するダイナξックＲＡＭ等のようなデバイスにおい
てその高集積化やα粒子によるソフトエラー率の減少、
リフレッシュサイクルの向上及び読出し時における雑音
レベル比（Ｓ／Ｎ比）の向上等を促進する上で非常に好
都合となる。

第３図〜第６図は本発明をダイナミックＲＡＭに適用し
た第１の実施例を示すものである。但し、図面にはダイ
ナミックＲＡＭのメモリーセルにおける周辺回路部に接
した部分（メモリーセルの一番外側の領域）の要部断面
図を示す。以下の各側においても同様。

第３図に示すように、本例によるメモリーセルは、Ｐ型
シリコン基板１内にＮ′″型のソース領域９及びドレイ
ン領域８が夫々拡散形成され、ゲート酸化膜１０を介し
てゲート電極６ｂ（ワード線）が形成されている。即ち
、ゲート電極６ｂ、ソース領域９及びドレイン領域８に
よってトランスファゲート（この場合ＮチャネルＭＯ３
Ｉ−ランジスタＮｌ）が構成され、また、上述した第２
図における例とほぼ同様の構造をもつキャパシタ部Ｃが
構成されていて（この例では説明の都合上３本の微小柱
状ポリシリコン層３１によって構成された各キャパシタ
３０のみを拡大図示して表しである。

以下の例においても同様とする。）、ポリシリコン層３
４の所定領域においてコンタクトホール７を介して被着
されたアルミニウム配線層４９によって上記トランスフ
ァゲートにおけるソース領域９に接続されている。

なお、図中の符号２はフィールド酸化膜、３はチャネル
ストッパ用の例えばボロン打込み層、５ａ及び５ｂはＣ
ＶＤ５ｉＯ，等の絶縁膜、６ａは周辺回路用Ｎチャネル
ＭＯ３）ランジスタのポリシリコンゲート電極（即ち、
上記トランジスタＮ１と同様のＮチャネルＭＯ３）ラン
ジスタＮ２が構成されている。）、６ｃは他の回路への
配線層（ポリシリコン層）、７はコンタクトホール、４
３．４４．４５．４６，４７，４８．４９は夫々アルミ
ニウム配線層、５１は保護膜、５２は外部接続用Ａｌポ
ンディングパッド部である。

第３図における各素子領域等は独立したように書いであ
るが、夫々図面と鉛直方向に伸び所定の箇所において夫
々接続されているものである。

第４Ａ図は本例によるダイナミックＲＡＭのメモリーセ
ルを示す等価回路図であり、第４Ａ図に示すように、ｌ
トランジスタ（ＮチャネルＭＯＳトランジスタＮ１）　
　・１キヤパシタ（キャパシタ部Ｃ）で夫々各セルを構
成している。また、上述した第２図及び第３図において
示したように、第４本図における各キャパシタ部Ｃは第
４Ｂ図に示すような等価回路図で表すことができる。即
ち、第３図において１本の微小柱状ポリシリコン層３１
によって上述したようにして構成されたキャパシタ３０
が夫々ＮチャネルＭＯＳトランジスタＮ１のソース（ソ
ース領域９）と基板（Ｐ型シリコン基板１）との間に複
数並列に接続されていることになる（即ち、キャパシタ
部Ｃは各キャパシタ３０　（この例では４００〜５００
本）の合計した容量値をもつことになる。）。

以上に説明したように、本例によるデバイスでは、トラ
ンスファゲート（この例ではＮチャネルＭＯ５Ｉ−ラン
ジスタＮ１）のソース（ソース領域９）に接続されたキ
ャパシタ部Ｃにおいて上述した第２図の例とほぼ同様の
構造を有している。即ち、Ｐ型シリコン基板１の一主面
上に形成された複数の微小柱状ポリシリコン層３１と、
これらの微小柱状ポリシリコン層３１上に形成されたＳ
　ｉ　Ｏｚ層３３と、これらのＳｉｎ、層３３を介して
形成された第２のポリシリコン層３４とによって構成さ
れたキャパシタ部Ｃを有しているので、上述したように
キャパシタ面積を稼ぐことができる。

即ち、上述したように、上記複数の微小柱状ポリシリコ
ン層３１が一方の電極として互いに共通に接続され（こ
の場合Ｐ型シリコン基板１に接続されている。）、かつ
上記第２のポリシリコン層３４が他方の共通電極となっ
ている（即ち、この場合第２のポリシリコン層３４が、
所定領域において被着されたアルミニウム配線層４９に
よってＮチャネルＭＯ３）ランジスタＮ１のソース領域
９に接続されている。）ので、第３図及び第４日図に示
したように、キャパシタ部Ｃは、１本の微小柱状ポリシ
リコン層３１によって上述のように形成されたキャパシ
タ３０を複数（例えば４００〜５００本〉並列接続でき
る。従って、上述したように、非常に大きなキャパシタ
面積を得ることができ、その容量を大幅に増大させるこ
とができる。

その結果、デバイスの高集積化を大幅に促進できること
になる〈実際に上述したように、６４Ｍ４Ｍビットダイ
ナクＲＡＭ又はそれ以上のデバイスも実現可能となる。

）。

また、本例では図示していないが、キャパシタ部Ｃを構
成している絶縁層として、Ｓｉ０１層３３の他に高誘電
率のナイトライド層をＳｉｎ。

Ｎ３３の上層又は下層に適宜設けても良く、この場合、
キャパシタ部Ｃの容量増大にとって大きな利点となる。

次に、第５Ａ図〜第５Ｖ図について第３図のデバイスの
主な製造方法を説明する。

まず、第５Ａ図に示すように、Ｐ型シリコン基板１の表
面に熱酸化によりＳｉｎ、膜２０を形成した後、ナイト
ライド膜（Ｓｉ、Ｎ、膜）２１を例えばＣＶＤ　（Ｃｈ
ｅｍｉｃａｌ　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）
法によって形成する。上記Ｓｉｎ、膜２０を形成した理
由は、ナイトライド膜２１を直接シリコン基板１に形成
した場合、シリコン基板１とナイトライド膜２１との熱
膨張係数の違いにより、シリコン基板１の表面に熱歪を
与えてしまうためシリコン基板１の表面に結晶欠陥を生
じてしまう。これを防止するためにナイトライド膜２１
の形成前にＳｉｎｇ膜２０がシリコン基板１の表面に形
成されているのである。

次いで、第５Ｂ図に示すように、フィールド酸化膜を形
成すべき所定領域のＰ型シリコン基板１の表面のナイト
ライド膜２１を例えばプラズマエッチ法により選択的に
エツチング除去した後、フィールド酸化膜が形成される
所定領域のシリコン基板１の表面にその基板１と反対導
電型の層、いわゆる反転層が形成されないようにするた
め、露出している５ｉＯｚ膜２０を通してシリコン基板
１中へ基板１と同じ導電型の不純物、即ち、例えばＰ型
不純物であるボロン（Ｂ）イオン４０を例えばイオン注
入法によって選択的に打込んでチャネルストッパ用のボ
ロン打込み層３を形成する。

なお、ここではマスク工程を省略して説明しである。

次いで、第５Ｃ図に示すように、ナイトライド膜２１を
マスクとして熱酸化することによって所定領域にフィー
ルド酸化膜２を形成する。その後、第５Ｄ図に示すよう
に、所定領域をマスク（例えばフォトレジスト〉４１で
覆ってから所定領域のナイトライド膜２１をエツチング
除去し、さらに上述したキャパシタ部Ｃを形成すべき所
定領域に注入法により軽くドープすることによってＰ型
シリコン基板１とキャパシタ間の抵抗値を下げ、かつ後
述するキャパシタ部ＣにおけるＰ中型拡散領域３２のた
めのＰ＋型（ボロン）打込み層３２ａを形成しておく。

次いで、第５Ｅ図に示すように、マスク（例えばフォト
レジスト）４１、ナイトライド膜２１及びＳ　ｉ　Ｏｚ
膜２０を順次エツチング除去した後、って乾燥した後、
高純度アルミニウム層２２を第５Ｆ図のように１〜１．
５μｍの厚さに蒸着する。

次いで、所定の装置を用いて第５Ｆ図におけるアルミニ
ウム層２２に陽極となる電極を接続してシリコン基板１
と共に保持された状態で、例えば４％のシュウ酸（又は
硫酸）水溶液（温度２０〜２５℃）の充填された電解槽
中に所定の深さまで挿入する。そして、約１５Ｖで定電
圧化成（即ち、陽極酸化）を行うことによって、第５Ｇ
図に示すように、アルマイＩ−（Ａｚｚ　Ｏ３）皮膜２
３が戊辰して直径約０．０２μｍの微細孔２４が複数規
則正しく形成される（即ち、多孔質状の六角柱状アルマ
イト皮膜２３が形成される。）。この状態を一部拡大し
て平面図で示すと、第６図のようになる。

ここで、実際には、例えば第５Ｆ図において厚さ約１μ
ｍのアルミニウム層２２を形成した場合、上述した陽極
酸化によって形成された第５Ｇ図におけるアルマイト皮
膜２３の厚さは約３０％程度増して約１．３μｍとなる
。なお、上記電解槽中のシュウ酸（又は硫酸）水溶液は
、その水溶液の温度コントローラーを通って連続的に循
環していて、槽の底には高純アルミ板又はステンレス板
を陰極として設けである。

また、上記微細孔２４の孔径や六角柱状酸化膜２３のサ
イズ、壁厚、孔底部に存在するバリアー流密度にはあま
り影響を受けず、主に電解電位によって決定されること
がＶｆｉＬ’ｔされている。このことは、酸化膜の微細
孔を利用する本実施例にとっては、極めて好都合である
。

次いで、第５Ｈ図に示すように、洗浄後、５〜１０％の
リン酸／クロム酸（ＨＩＰ○４／Ｃｒ０３）を主成分と
したエツチング液（４５〜５０℃）中に約１．５〜２分
間浸漬し、孔２４底部の酸化膜２３ａを溶出させると共
に孔径を０．０２μｍ広げ、直径を約０．０４〜０．０
５μｍにする。その後、上記基板１を洗浄、乾燥後、通
常の半導体の製造工程で行われているような有機シラン
の熱分解（６２０℃）で約１．５〜２μｍ厚のポリシリ
コン層３１を付着させると共に、孔２４中に充填する。

次いで、第５１図に示すように、過剰なポリシリコン層
３１を除去するため、０．４〜０．６気圧のもとでＣｚ
ＣｆＦｓを主成分としたプラズマエツチングによるエッ
チバックを数分間行うことによって孔２４内にのみポリ
シリコン層３１を残す。

そして、上述したキャパシタ部Ｃを形成すべき所定領域
を図示省略したマスク（例えばフォトレジスト）で覆い
、その他の領域においてまず、２０％のリン酸／クロム
酸（Ｈｚ　Ｐ　Ｏｓ　／　Ｃｒ　０３　）を主成分とす
るエツチング液（温度７０〜８０℃）によりアルマイト
皮膜２３をエツチング除去し、さらに上記と同様のプラ
ズマエツチングにより不要なポリシリコン層３１を除去
して、第５Ｊ図に示すように、所定領域にのみアルマイ
ト皮膜２３及びポリシリコン層３１を夫々残す。

次いで、第５に図に示すように、上述した第５Ｊ図にお
いて残したアルマイト皮膜２３を上記と同様のエツチン
グ液を用いて完全に除去する。

その後１、第５Ｌ図に示すように、所定領域をマスク（
例えばフォトレジスト）４２で覆ってから導電性を与え
るためにＰ型不純物（例えばボロン〉のイオン６０をイ
オン注入法によって所定領域に打込んでポロン打込み領
域３２を形成する。この場合、図に示すように、イオン
６０を微小柱状ポリシリコン層３１に対して傾きをつけ
て打込むとシート抵抗が均一にできてよい。

次いで、第５Ｍ図に示すように、温度８５０℃〜９００
℃のもとて約２５分間乾燥０２による酸化処理を行うこ
とによってＳ　ｉ　Ｏｚ層３３を全面に約１００人の厚
さで形成する。この時、上記ボロンが打込まれた領域は
活性化されてＰ十型拡散層３２になる。

次いで、第５Ｎ図に示すように、ポリシリコン層３４を
気相成長法（ＣＶＤ法）によって全面に堆積させる。こ
の時、ポリシリコン層３４にリン、ヒ素等をドープして
抵抗を下げる（図示省略）。

その後、ＣＶＤ又は熱酸化等によって全面にＳ　ｉ　Ｏ
ｘ層（絶縁層）５ａを形成し、所定のパターニングを順
次行ってこの酸化膜５ａ、ポリシリコン層３４及び酸化
膜３３をエツチングで除去して、第５０図に示すように
キャパシタ部Ｃを所定領域に形成する（即ち、ポリシリ
コン層３４をキャパシタ部Ｃの他方の電極として形成す
る。）。

次いで、第５Ｐ図に示すように、所定領域にゲート酸化
膜１０を熱酸化によって形成する。その後、ポリシリコ
ンロをＣＶＤによって全面に堆積し、第５０図に示すよ
うに、選択エツチングでゲート電極（ワード線）６ａ、
６ｂ及び配線層６Ｃを夫々形成させてから熱酸化によっ
てゲート電極６ａ、９ｂ及び配線層６Ｃの表面に薄い酸
化膜３５を形成する。

次いで、第５Ｒ図に示すように、所定の領域をマスク（
例えばフォトレジスト：図示省略）で覆い、例えばヒ素
（Ａｓ）やリン（Ｐ）３６をイオン注入してから上記マ
スク（フォトレジスト）を除去した後、約９００℃でア
ニールを行ってＮ＋型型数散層８び９を形成する（即ち
、ソース領域９及びドレイン領域８を夫々形成する。〉
。

次いで、第５Ｓ図に示すように、ＣＶＤによってＳｉｎ
、層５ｂを全面に堆積し、所定のパターニングを行って
アルるニウム等による所定の配線層を形成すべき所定領
域に選択的にコンタクトホール７を設ける。

次いで、第５Ｔ図に示すように、例えば蒸着やスパッタ
ー法等によって全面にアルミニウム層７０を形成した後
、所定領域のみを選択的にマスク（例えばフォトレジス
ト）６１で覆ってから第５Ｕ図に示すように、所定のパ
ターニングを行うことによって各アルミニウム配線層４
３．４４゜４５．４６，４７，４８．４９を夫々形成す
る。

ここで、メモリーセルにおけるメモリーコントロール用
のＮチャネルＭＯ３）ランジスタＮ１のソース領域９が
キャパシタ部Ｃの他方の電極（ポリシリコン層）３４に
コンタクトホール７を介して被着されたアルミニウム配
線層４９によって接続されている。そして、上述した各
アルミニウム電極（配線層）とソース領域９、ドレイン
領域８、ゲート電極１３ａ、６ｂ、他の回路との配線層
６Ｃ、キャパシタ部Ｃの他方の電極３４との電気的接続
は、水素雰囲気中で加熱することにより、簡単に達成で
きる。また、本例では上記各コンタクトホール７に被着
した電極（配線層）としてアルミニウムを例にとったが
、他の導電体例えばチタン、タングステン、モリブデン
等も使用しても良い。

また、本例では、上述した各ポリシリコン及びアルミニ
ウムの配線は一層であるが、ＣＶＤ３型のダイナくツク
ＲＡＭを作る場合や、ポリシリコンやアルミニウムの配
線を二重、三重にする場合には、上述したＣＶＤによる
ポリシリコンとＳ　ｉ　Ｏ２の堆積及びエツチング、蒸
着又はスパッターによるアルミニウム等の堆積及びＳｉ
Ｏ２、ナイトライド等の堆積と、各々の層の所定のエツ
チングを繰り返して行うことによって達成できる。

次いで、第５ｖ図に示すように、表面を保護するための
保護膜を形成するためにまず、全面にＣＶＤによるＳ　
ｉ　Ｏｔやナイトライド又はこれらの複合層５１を堆積
してから、図示していないマスク（例えばフォトレジス
ト）を用いて外部との接続のためのポンディングパッド
部５２上の保護膜５１の所定領域をエツチングしてポン
ディングパッド部５２としてアルミニウム配’ｂ？Ｎ４
３を露出させる。そして、上記マスク（例えばフォトレ
ジスト）を例えば酸素と不活性ガスを使ったプラズマ雰
囲気中で除去することによって第３図に示すデバイスを
完成させる。

ここで、上述したように、本例ではメモリーキャパシタ
部Ｃは、下層よりポリシリコン層３４、（ＣＶＤ）Ｓｔ
ｏｗ層５　ａ　、　　（ＣＶ　Ｄ）　Ｓ　ｉ　Ｏｘ層５
ｂ、アルミニウム配線層４９、オーバーコート層５１と
５層にカバーされているため、パッケージからのα線等
によるソフトエラーも起こりにくい。

以上に説明した製造プロセスからも明らかなように、本
例によるデバイス及びその製造方法によれば第５Ｇ図及
び第６図に示したように、厚み方向に複数の微小孔２４
を有するアルマイト皮膜（多孔質層）２３をＰ型シリコ
ン基板１の一主面上に形成する工程と、第５Ｈ図に示す
ように、上記微小孔２４を含む上記アルマイト皮膜２３
上に第１のポリシリコン３１を被着する工程と、第５に
図に示すように、アルマイト皮膜２３を選択的に除去し
て第１のポリシリコン３１を複数の微小柱状ポリシリコ
ン層３１として残す工程と、第５Ｍ図〜第５０図に示す
ように、上記複数の微小柱状ポリシリコン層３１上に５
ｉｎｚ層３３を形成する工程と、第５Ｎ図及び第５０図
に示すように、上記５ｉＯｚ層３３上に第２のポリシリ
コン層（キャパシタ部Ｃの他方の電極）３４を形成する
工程とを夫々有しているので、上述したように、ダイナ
ミックＲＡＭ等のメモリーセルにおけるキャパシタ部Ｃ
を複数の微小柱状ポリシリコン層３１　（例えば１層Ｍ
の床面積上に４００〜５００本）等により形成したいわ
ば複数の微小柱状キャパシタ３０によって容易に高容量
のキャパシタを構成することができる。

従って、上述したように、容易に小さな面積（例えば１
μｄ）で非常に大きなキャパシタ面積（例えば約５０μ
ポ）を設けることができる。その結果として、キャパシ
タの容量を大幅に増大でき（例えば１μｍ′の床面積で
約７０〜９０ｆＦ）、デバイスの高集積化が容易に行え
ることになる。

また、本例では上述したように、アルミニウムを陽極酸
化することによって形成される多孔質を有するアルマイ
ト皮膜（この皮膜の形成条件は、上述したように、主に
陽極酸化の際の電解電位によって決めることができるの
で、その皮膜パターンのコントロールが容易に行え、所
望のパターンの皮膜を形成することができる。）２３に
おける複数の微小孔２４を用いて上記キャパシタ部Ｃを
形成しているので、多少の工程を追加するのみで容易に
目的とするデバイスを製作できる。

第７図は本発明の他の実施例を示すものであって、上述
した第３図の例と基本的な構造はほぼ同様であるので説
明を省略するが、その他の異なる点は、第７図に示すよ
うに、キャパシタ部Ｃにおいてトランスフアゲ−）Ｎ１
のソース領域９に接続しているアルミニウム配線層４９
を直接キャパシタ部Ｃの他方の電極（ポリシリコン層）
３４上に形成していることである。そして、第７図に示
すデバイスの製造方法は、上述の第５Ａ図〜第５Ｖ図に
示した第３図の例におけるデバイスの製造プロセスとほ
ぼ同様であるので説明を省略するが、異なる点は、上述
した第５Ｎ図に示した工程において、ＣＶＤによるＳ　
ｉ　Ｏ，層５ａを形成せずに上述した第５Ｍ図以下の工
程を同様にして進め、上述した第５Ｔ図に示したように
、アルミニウム層７０を形成するときに、同時に上記し
たアルミニウム配線層（キャパシタ部Ｃの他方の電極）
４９を形成していることである。そして、その後の各工
程は上述した第５Ｕ図及び第５Ｖ図に示したものと同様
の工程を経ることによって第７図に示すデバイスを完成
させることができる。

以上に説明したように、本例によるデバイス及びその製
造方法によれば、上述した例と同様の利点をもっている
と共に、この例の場合には、第７図におけるキャパシタ
部Ｃの他方の電極（ポリシリコン層）３４上のアルミニ
ウム配線層４９の形成を上述した第５Ｔ図において形成
したアルミニウム層７０によって他のアルミニウム配線
層と同時に行えるので工程上有利となる。また、本例の
場合、上述したように、キャパシタ部Ｃにおける他方の
電極（ポリシリコン層）３４上に直接アルミニウム配線
層４９を被着させてＮチャネルＭＯＳトランジスタＮ１
のソース領域９と接続しているので、電気的な接続不良
等による心配がなく、デバイスの信頼性を向上させるこ
とができる。

第８図は本発明の更に他の例を示すものである。

即ち、上述の例と基本的なデバイスの構造やその製造方
法はほぼ同様であるので説明を省略するが、その他の異
なる点は、微小柱状ポリシリコン層の形成方法が上述の
例とは異なり、上述した第５Ｅ図の工程において、第８
Ａ図に示すように、例えばＣＶＤ法でｓｉｏｇ７２を１
μｍ程度の厚さで堆積してから所定領域に例えばフォト
レジストを２層タイプに塗布し、電子ビーム露光を行っ
て直径０．５μｍ程度の微小孔７３を選択的に複数（こ
の例では説明の都合上３個のみ表しである。）形成する
。

そして、上述した第５Ｈ図と同様にＣＶＤによってポリ
シリコン（又はエピタキシャルによる単結晶シリコン）
を堆積して微小孔７３に充填し、Ｓｉｎ、層７２上の過
剰なポリシリコンを除去後、ＣＶＤによるＳｉｎ、を例
えばフン化水素酸水溶液などで完全に除去すれば、第８
Ｂ図に示すように、上述した第５に図と同様の微小柱状
ポリシリコン層７４が形成できる。これら微小柱状ポリ
シリコン層７４を露出させたマスク（例えばフォトレジ
スト：図示省略）を用いて、例えばフッ素及び塩素を含
むプラズマ雰囲気中で微小柱状ポリシリコン層７４の表
面に所定のエツチングを行って、第８Ｃ図に示すように
、凹凸７５をつけることにより表面積の８微小柱状ポリ
シリコン層７４が形成できる。この後の工程は、前記第
５Ｌ図以下と同様に進めることができ、上述の例とほぼ
同様のデバイスを完成させることができる。また、この
例の場合微小孔７３には必ずしも゛ポリシリコンや単結
晶シリコンのみでなく、タンタルやセラミック等の誘電
体材料を使用することも可能である。

第９図は周辺回路（例えばダイナミックＲＡＭにおける
行アドレス人力と行アドレスバッファｌとの間の人力同
断ＢＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯ
Ｓトランジスタで構成したＣＭＯＳタイプのダイナミッ
クＲＡＭに本発明を適用した例を示すものである。但し
、本例において上述の例と同様の箇所には説明の都合上
同一符号を付して説明する。

第９図に示すように、デバイスの主な基本構造は上述し
た例とほぼ同様であるので説明を省略するが、その他の
異なる点は、図の周辺回路部においてＰチャネルＭＯ３
Ｉ−ランジスタＰ１とＮチャネルＭＯ３）ランジスタＮ
２を夫々形成して、第１０図の等価回路図に示すように
ＣＭＯＳ型のインバータ回路を構成していることである
。即ち、Ｐ型シリコン基板１内の所定領域に形成された
Ｎ＋型拡散領域１１においてさらに戸型拡散領域１８及
び１９（即ち、ソース領域１８及びドレイン領域１９）
が夫々形成されていて、それらソース領域１８及びドレ
イン領域１９とゲート酸化膜１０を介してゲート電極６
ｅとでＰチャネルＭＯ３）ランジスタＰ１を構成してい
る。そして、上述の例と同様にして構成されたＮチャネ
ルＭＯＳトランジスタＮ２におけるゲート電極６ａとＰ
チャネルＭＯ３Ｉ−ランジスタＰ１におけるゲート電極
６ｅとが夫々コンタクトホール７を介して形成されたア
ル逅ニウム配線層４４゛によって接続され、さらに上記
トランジスタＮ２及びＰｌのドレイン領域８及び１９が
夫々コンタクトホール７を介して形成されたアルミニウ
ム配線層４３によって接続されている。なお、図中の符
号５ｃは絶縁層、６ｄは他の回路への接続のための配線
層、４７ａは配線層である。

従って、本例によるデバイスによれば、上述した例と同
様の利点があることは勿論のこと、この例の様に周辺回
路部をＣＭＯ３によって構成することによりその周辺回
路部で消費する電力が少なくなるため、電力、発熱の点
でデバイス上非常に有利となる。

また、第９図に示すデバイスの製造工程は、上述した例
における各工程のＣＶＤによる５ｉｎ２の堆積とそのエ
ツチング、ポリシリコン又はアルミニウム等の堆積とそ
れらのエツチングの反復であり、その他は上述した例に
おけるプロセスとほぼ同様であるので、ここでは詳細に
ついては省略するが、異なる点は、上述した第５Ｅ図に
おいてＰチャネルＭＯＳトランジスタＰ１を形成すべき
所定の領域に選択拡散、又はイオンインプラ等で第９図
に示すようにＮ＋型型数散層１１設け、その後、上述し
た第５Ｐ図と同様の工程においてトランジスタＰ１のソ
ース領域及びドレイン領域にすべき領域に例えばイオン
インブラントでボロン等を注入してＰ＋型拡散層１８．
１９を設けることである。

なお、図中の配線層（即ち、ＰチャネルＭＯＳトランジ
スタＰ１及びＮチャネルＭＯＳトランジスタＮ２の夫々
のドレイン領域１９及び８を接続するための配線層）４
３′は図面と鉛直方向に伸びて出力に接続され、配線層
（即ち、トランジスタＰ１及びＮ２の夫々のゲート電極
６ｅ及び６ａを接続するための配線Ｎ）も同様にして前
段の出力に接続されている。

第１１図は本発明の他の例を示すものであって、主な構
造は上述の例とほぼ同様であるので説明の都合上同一符
号を付して説明を省略するが、特に異なる点は、キャパ
シタ部Ｃにおける他方の電極としてポリシリコン層３４
を設け、このポリシリコン層３４によってＮチャネルＭ
Ｏ３Ｉ−ランジスタＮ１のソース領域９に直接接続され
ていることである。

従って、本例においても上述した例と同様の利点を有し
ていると共に工程上も有利となる場合がある。なお、第
１１図における符号４はフィールドプレート、６ｆはポ
リシリコン層（ビット線）、１５及び１６は他の回路と
の接続を行うための配線層である。また、本例の場合に
も周辺回路部として上述したＣＭＯ３型の回路を構成し
ても勿論よい。

以上、本発明を例示したが、上述した例は本発明の技術
的思想に基づいて更に変更が可能である。

例えば、上述した例では複数の微小柱状導電層３１とし
てポリシリコンを用いたが、その他にも上述したように
単結晶シリコンやタンタル等を用いることもでき、それ
らの形状も柱状以外にも棒状であれば種々のものであっ
てよい。また、上述したキャパシタ部Ｃにおける夫々の
電極の接続は適宜の方法を用いてよい。

また、各層等の形成方法は、上述したものに限られるこ
となく種々の方法が採用できるし、また、上述したゲー
ト電極や各配線層等はポリシリコンや／ｌの他に、例え
ばチタン、タングステン、モリブデン等の高融点金属や
金属とＳｉの化合物であるシリサイド等積々のものを用
いることができる。

また、上述した例では周辺回路部等にＣＭＯＳ型の各回
路構成を用いたが、その他にもパイＣＭＯ型の回路構成
を適宜用いることによってダイナξックＲＡＭ等のデバ
イスにおいて低消費電力で高速なメモリー動作が可能と
なる。

なお、上述した各領域の導電型を変換しても勿論よく、
また、本発明はダイナミックＲＡＭ以外にもキャパシタ
を有するものであれば適宜のものに用いることができる
。

へ４発明の作用効果 本発明は、上述したように、半導体基体の一主面上に形
成された複数の微小棒状導電層と、これらの微小棒状導
電層上に形成された絶縁層と、この絶縁層を介して形成
された第２の導電層とによって構成されたキャパシタ部
を有しているので、上記の微小棒状電極に対応した複数
のキャパシタが並列に入ったのと等価となり、小さな面
積で非常に大きなキャパシタ面積を稼ぐことができる。

即ち、上記複数の微小棒状導電層が一方の電極として互
いに共通に接続され、かつ上記第２の導電層が他方の共
通電極となっているので、上記大きなキャパシタ面積に
より有効にキャパシタの容量を増大させることができ、
その結果として、高集積化を大幅に促進できる半導体装
置を提供できる。

また、本発明は、上述したように、上記半導体装置を製
造する方法として、厚み方向に複数の微小孔を有する多
孔質層を半導体基体の一主面上に形成する工程と、上記
微小孔を含む上記多孔質層上に第１の導電層材料を被着
する工程と、上記多孔質層を選択的に除去して上記第１
の導電層材料を複数の微小棒状導電層として残す工程と
、これらの微小棒状導電層上に絶縁層を形成する工程と
、この絶縁層上に第２の導電層を形成する工程とを有し
ているので、上記多孔質層を形成してから、その多孔質
層における上記厚み方向に存在する複数の微小孔を用い
ることによって容易に上記キャパシタ部を形成すること
ができる半導体装置の製造方法を提供できる。

【図面の簡単な説明】

第１図〜第１１図はいずれも本発明の実施例を示すもの
であって、 第１図は本発明によるキャパシタ部の一部分を示す拡大
平面図、 第２図は第１図のｎ−ｎ線断面図、 第３図は本発明をダイナミックＲＡＭに適用した例を示
すデバイスの要部断面図（但し、キャパシタ部Ｃは拡大
図示してあり、説明の都合上微小柱状ポリシリコン層３
１等の数も３本のみで図示しである。）、 第４Ａ図は第３図の例によるダイナミックＲＡＭにおけ
るメモリーセルの等価回路図、 第４Ｂ図は第４Ａ図におけるキャパシタ部Ｃの等価回路
図、 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図、第５Ｈ図、第５１図、第５Ｊ図、
第５に図、第５Ｌ図、第５Ｍ図、第５Ｎ図、第５０図、
第５Ｐ図、第５Ｑ図、第５Ｒ図、第５Ｓ図、第５Ｔ図、
第５Ｕ図、第５Ｖ図は第３図のデバイスの製造方法を主
要段階について順次示す各断面図、 第６図は第５Ｇ図における一部分を示した拡大平面図、 第７図は本発明の他の例によるデバイスの断面図（但し
、キャパシタ部Ｃは拡大図示してあり、説明の都合上、
微小柱状ポリシリコン層３１等の数も３本のみで図示し
である。〉、 第８Ａ図、第８Ｂ図、第８Ｃ図は本発明の他の例による
デバイスの製造方法の一部を主要段階について順次示す
各断面図、 第９図は本発明の更に他の例によるデバイスの要部断面
図（但し、キャパシタ部Ｃは拡大図示してあり、説明の
都合上、微小柱状ポリシリコン層３１等の数も３本のみ
で図示しである。）、第１０図は第９図における周辺回
路部の等価回路図、 第１１図は本発明の他の例を示す要部断面図である。 なお、図面に示す符号において、 １　　　・・・・Ｐ型シリコン基板 ２３　　・・・・アルマイト皮膜（多孔質層）２４．７
３・・・微小孔 ３１．７４・・・微小柱状ポリシリコン層（キャパシタ
の一方の電極） ・Ｐ生型拡散領域 ・Ｓｉｎ、層 ・ポリシリコン層 （キャパシタの他方の電極） ・Ｓｔｏｗ層（多孔質層〉 ・キャパシタ部 ・ＮチャネルＭＯ３）ランジスタ ・ＰチャネルＭＯ３）ランジスタ ２ ３ ４ ２ Ｎ１、Ｎ２ １ である。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主面上に形成された複数の微小棒状
   導電層と、これらの微小棒状導電層上に形成された絶縁
   層と、この絶縁層を介して形成された第２の導電層とに
   よって構成されたキャパシタ部を有し、前記複数の微小
   棒状導電層が一方の電極として互いに共通に接続され、
   かつ前記第２の導電層が他方の共通電極となっている半
   導体装置。 ２、厚み方向に複数の微小孔を有する多孔質層を半導体
   基体の一主面上に形成する工程と、前記微小孔を含む前
   記多孔質層上に第１の導電層材料を被着する工程と、前
   記多孔質層を選択的に除去して前記第１の導電層材料を
   複数の微小棒状導電層として残す工程と、これらの微小
   棒状導電層上に絶縁層を形成する工程と、この絶縁層上
   に第２の導電層を形成する工程とを有する半導体装置の
   製造方法。