KR950005467B1 - 반도체 소자의 스택 캐패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도∼제6도는 본 발명을 설명하기 위한 제조공정도.
제7도는 노드 콘택의 평면도.
제8도는 제6도의 VI-VI 단면을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 워드라인
3 : 비트라인 4 : 제1산화막
5 : 질화막 6 : 제1폴리실리콘층
7 : 제2산화막 8 : 제2폴리실리콘층
9 : 제1폴리실리콘스페이스 10 : 절연막스페이스
11 : 제2폴리실리콘스페이스 12 : 폴리실리콘기둥
본 발명은 반도체 디램(DRAM)소자의 스택 캐패시터(stack capacitor) 제조방법에 관한 것으로, 특히 64M(mege)디램 이상의 고집적 소자에 적당하도록한 디램 소자의 다수 수직저장전극을 가진 반도체 소자의 스택 캐패시터 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도를 높이기 위한 노력은 꾸준히 계속되고 있으며, 특히 좁은 면적에서 디램셀의 캐패시터 용량을 증가시켜서 고집적도를 달성하고 있는데, 이러한 캐패시터 용량 증가의 한가지 방법으로 다수의 수직 노드(node)를 가진 스택 캐패시터를 들 수 있는데, 이 다수수직적층저장전극을 만들기 위해 복잡한 공정이 요구되고 저장전극간의 격리를 위하여 최소선폭 이상으로 좁혀서 캐패시터 면적을 증가시킬 수 없었다.
본 발명에서는 보다 간편한 공정으로 다수 수직저장전극을 형성하고 최소선폭 이상으로 캐패시터 면적을 확장가능하게 하는 반도체 소자의 스택 캐패시터 제조방법을 제공하는 것이 그 목적이다.
본 발명에 의한 반도체 소자의 스택 캐패시터 제조방법은 반도체 기판상에 워드라인(word line)과 비트라인(bit line)을 형성시킨 후에, 그 상면에 제1절연막을 형성시키는 단계와 제1절연막을 선택식각하여 노드용 콘택홀(contact hall)을 형성시키고, 그 상면에 제1폴리실리콘(polysilicon)층을 형성시키는 단계와, 제1폴리실리콘층의 상면에 제2절연막을 형성시키고, 콘택홀영역을 선택식각하고, 그 상면에 제2폴리실리콘층을 형성시키는 단계와, 제2폴리실리콘층을 에치백하여 제2절연막의 양측면에 제1폴리실리콘스페이스(space)를 형성시키고, 제2절연막을 제거하는 단계와, 제1폴리실리콘스페이스의 양측면에 절연막스페이스를 형성시키고, 그 상면에 제3폴리실리콘층을 형성시키고, 에치백하여 절연막스페이스의 외측면에는 제2폴리실리콘스페이스를 형성시키고, 절연막스페이스의 내측의 제1폴리실리콘층상에는 폴리실리콘기둥을 형성시키는 단계와, 절연막스페이스를 제거하고, 제1폴리실리콘층과, 제1폴리실리콘스페이스, 제2폴리실리콘스페이스, 폴리실리콘기둥의 표면에 유전체막을 형성하고, 그 상면에 플레이트전극을 형성시키는 단계를 포함하여 이루어진다. 이하 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 스택 캐패시터 제조방법을 설명하면 다음과 같다.
제1도에 제6도까지는 본 발명을 설명하기 위한 제조공정도이고, 제7도는 노드 콘택의 평면도이고, 제8도는 제6도의 VI-VI단면을 도시한 도면이다.
본 발명에 의해서 반도체 소자의 스택 캐패시터를 형성시키기 위해서는 먼저, 제1도에 도시된 바와 같이, 반도체 기판상(1)에 워드라인(2)과 비트라인(3)을 형성시킨 후에, 제1절연막으로 제1산화막(SiO2)(4)과 질화막(Si3N4)(5)을 순차적으로 형성시킨다.
그 후에는 제2도에 도시된 바와 같이, 저장전극용 콘택(STORAGE NODE CONTACT)형성부위를 사진식각하여 노드용 콘택홀을 형성하고, 그 상면에는 콘택홀을 채우면서 제1폴리실리콘층(6)을 형성시킨다.
이어서, 제1폴리실리콘층(6)의 전면에 제2절연막으로 화학기상증착법으로 두꺼운 제2산화막(7)을 형성시키고, 그 상면에 제1수직저장전극을 만들기위한 마스킹작업을 최소선폭으로 노드콘택홀이 형성된 부위의 바로위에 실시한 후에, 제3도에 도시된 바와 같이, 제2산화막(7)을 선택식각시키고, 그 상면에 제1수직저장전극용인 제2폴리실리콘층(8)을 형성시킨다. 이때, 제1수직저장전극을 만들기 위한 마스크의 오픈사이즈(open size)는 각 셀의 저장전극을 격리하기 위한 최소사이즈가 되게한다. 이 사이즈는 각 디바이스의 최소 픽쳐사이즈 이하의 값을 갖는다.
그 후에는, 제4도에 도시된 바와같이, 제2폴리실리콘층을 에치백하여 제2산화막(7)의 양측면에 제1폴리실리콘스페이스(9)를 형성시키고, 제2산화막을 제거하여, 제1폴리실리콘층(6) 콘택홀 부위의 상면에는 제1폴리실리콘스페이스(9)만 낳도록 한다.
그리고, 제1폴리실리콘스페이스만 남은 제1폴리실리콘층상에 제3절연막을 형성시키고 에치백하여, 제5도에 도시된 바와 같이, 제1폴리실리콘스페이스의 양측면에 절연막스페이스(10)를 형성시킨다.
이어서, 제6도에 도시된 바와 같이, 제1폴리실리콘스페이스의 양측면에 절연막 스페이스를 형성시킨 제1폴리실리콘층의 상면에 제3폴리실리콘층을 형성시키고 에치백하여, 절연막스페이스의 외측면에는 제2폴리실리콘스페이스(11)를 형성시키면서, 절연막스페이스의 내측의 제1폴리실리콘층상에는 폴리실리콘기둥(12)을 형성시킨 후에, 절연막스페이스를 제거한다.
그 후에는 제1폴리실리콘스페이스, 제2폴리실리콘스페이스, 폴리실리콘기둥의 표면에 유전체막을 형성하고, 그 상면에 플레이트전극을 형성하여 스택 캐패시터를 형성하고 반도체 메모리소자를 완성하여 간다. 이때, 제1 및 제2수직전극용인 제1 및 제2폴리실리콘스페이스를 형성시킨 후에, 상술한 제1 및 제2폴리실리콘스페이스의 형성과정을 두번이상 반복하여 다수의 수직 저장전극을 형성시키기도 한다.
또한, 본 발명에 의한 스택캐패시터 제조방법에서는 제7도에 도시된 바와 같이, 다수의 수직저장전극을 노드콘택위에서부터 형성하므로 각 셀의 저장전극사이(길이 L)가 최소선폭이하(길이 ι)까지 좁힐 수 있다. 즉, 종래에는 노드콘택위에서부터 제일 외각에 있는 수직저장전극부터 형성하였으므로 각셀의 저장전극사이(길이 L)가 장비의 최소선폭이하(길이 ι)로는 줄일수가 없었으나, 본 발명에서는 절연층이 형성되는 한도까지 좁힐 수 있다.
즉, 본 발명에 의한 방법에 의해 제조된 반도체 소자의 스택 캐패시터의 단면구조는 제8도에 도시된 바와 같이, 제1폴리실리콘스페이스(9)와 제2폴리실리콘스페이스 (11)로 형성시킨 저장전극층이 이중 실린더(cylinder)형태를 가지며, 제1폴리실리콘스페이스(9)로 형성시킨 내측 실린더의 중앙에는 폴리실리콘기둥(12)이 형성되어 있어 유전체막의 접촉면적이 증가되어서 캐패시터의 용량이 증가된다.
본 발명에 의한 스택 캐패시터 제조방법에서는 캐패시터의 다수수직적층전극 형성공정을 단순화시킬 수 있고, 저장전극 면적을 최소 선폭이상으로 넓혀서 형성할 수가 있어 캐패시터의 용량을 증가시킬 수 있으며, 이로 인하여 반도체 메모리 소자의 동작이 향상되고, 반도체 소자의 고집적화가 용이하게 된다.
Claims (3)
- 반도체 소자의 스택 캐패시터 제조방법에 있어서, (1) 반도체 기판상에 워드라인과 비트라인을 형성시킨 후에, 그 상면에 제1절연막을 형성시키는 단계와, (2) 상기 제1절연막을 선택식각하여 노드용 콘택홀을 형성시키고, 그 상면에 제1폴리실리콘층을 형성시키는 단계와, (3) 상기 제1폴리실리콘층의 상면에 제2절연막을 형성시키고, 콘택홀영역을 선택식각하고, 그 상면에 제2폴리실리콘층을 형성시키는 단계와, (4) 상기 제2폴리실리콘층을 에치백하여 상기 제2절연막의 양측면에 제1폴리실리콘스페이스를 형성시키고, 상기 제2절연막을 제거하는 단계와, (5) 상기 제1폴리실리콘스페이스의 양측면에 절연막스페이스를 형성시킨 후에, 전면에 제3폴리실리콘층을 형성시키고, 에치백하여 상기 절연막스페이스의 외측면에는 제2폴리실리콘스페이스를 형성시키면서 상기 절연막스페이스의 내측에는 폴리 실리콘기둥을 형성시키는 단계와, (6) 상기 절연막스페이스를 제거한 후에, 상기 제1폴리실리콘층과, 제1폴리실리콘스페이스, 제2폴리실리콘스페이서, 폴리실리콘기둥의 표면에 유전체막을 형성하고, 그 상면에 플레이트전극을 형성시키는 단계를 포함하여 이루어진 반도체 소자의 스택 캐패시터 제조방법.
- 제1항에 있어서, 상기 (5)단계를 두번 이상 반복하는 것이 특징인 반도체 소자의 스택 캐패시터 제조방법.
- 제1항에 있어서, 상기 제(5)단계에서 형성시키는 제2폴리실리콘스페이스와 옆 셀의 제2폴리실리콘 스페이스로 형성시킨 저장전극사이(길이 L)가 최소선폭이하(길이 ι)로 되는 것이 특징인 반도체 소자의 스택 캐패시터 제조방법.
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