JPH0343856A - システムバス結合装置 - Google Patents
システムバス結合装置Info
- Publication number
- JPH0343856A JPH0343856A JP17929389A JP17929389A JPH0343856A JP H0343856 A JPH0343856 A JP H0343856A JP 17929389 A JP17929389 A JP 17929389A JP 17929389 A JP17929389 A JP 17929389A JP H0343856 A JPH0343856 A JP H0343856A
- Authority
- JP
- Japan
- Prior art keywords
- system bus
- access
- buses
- circuit
- microprocessor
- Prior art date
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- Pending
Links
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 10
- 238000004891 communication Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシステムバス結合装置に間し、特に異なるシス
テム系の間を相互に結合するめのシステムバス結合装置
に関する。
テム系の間を相互に結合するめのシステムバス結合装置
に関する。
従来、マイクロコンピュータのマルチプロセッサシステ
ムのシステム間を相互に結合する場合、システム間で共
用のローカルエリアネットワーク(LAN)や独自の並
列バス系を設け、通信規約のもとに通信を行う方式が一
般的となっていた。
ムのシステム間を相互に結合する場合、システム間で共
用のローカルエリアネットワーク(LAN)や独自の並
列バス系を設け、通信規約のもとに通信を行う方式が一
般的となっていた。
上述した従来のシステムバス結合装置は、マルチプロセ
ッサを構成するシステムバス上に実装される通信制御回
路を介し、通信規約にもとづく通信を実行する必要があ
り、各プロセッサ負荷の増大、高速アクセスが困難であ
ること及びコストが高いという問題点があった。
ッサを構成するシステムバス上に実装される通信制御回
路を介し、通信規約にもとづく通信を実行する必要があ
り、各プロセッサ負荷の増大、高速アクセスが困難であ
ること及びコストが高いという問題点があった。
本発明の目的は、上述した従来の問題点を解決し、通信
制御回路及び通信規約を不要とし、プロセッサ負荷の低
減、高速アクセス化及び低価格化を図ったシステムバス
結合装置を提供することにある。
制御回路及び通信規約を不要とし、プロセッサ負荷の低
減、高速アクセス化及び低価格化を図ったシステムバス
結合装置を提供することにある。
本発明のシステムバス結合装置は、それぞれにプロセッ
サが接続された複数のシステムバスを相互に接続してさ
らに大規模なマルチプロセッサシステムを構成するため
のシステムバス結合装置において、アクセス元システム
バスの信号を延長するためのドライバ・レシーバ回路と
、前記アクセス元システムバスに対する応答を行う応答
エージェント回路と、前記アクセス先システムバス接続
のための要求を行う要求エージェント回路とを備え、相
互に離れた距離にある前記複数のシステムバス間を接続
することができるように構成されている。
サが接続された複数のシステムバスを相互に接続してさ
らに大規模なマルチプロセッサシステムを構成するため
のシステムバス結合装置において、アクセス元システム
バスの信号を延長するためのドライバ・レシーバ回路と
、前記アクセス元システムバスに対する応答を行う応答
エージェント回路と、前記アクセス先システムバス接続
のための要求を行う要求エージェント回路とを備え、相
互に離れた距離にある前記複数のシステムバス間を接続
することができるように構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック図である。
第1図に示すシステムバス結合装置は、システムバスl
OOとシステムバス200を結合するために両システム
バスに接続されており、ドライバ・レシーバ回路3a、
3b、応答エージェント回路5a、5b、要求エージェ
ント回路6a。
OOとシステムバス200を結合するために両システム
バスに接続されており、ドライバ・レシーバ回路3a、
3b、応答エージェント回路5a、5b、要求エージェ
ント回路6a。
6bが内部で双方向に接続された構成である。
次に、システムバス100のマイクロプロセッサ101
aをアクセス元、システムバス200の共有メモリ20
1又は共有l10202をアクセス先とした場合の動作
を説明する。
aをアクセス元、システムバス200の共有メモリ20
1又は共有l10202をアクセス先とした場合の動作
を説明する。
システムバス100のバス信号2aは、ドライバ・レシ
ーバ回路3aにより電気的に分離増幅されて、接続ケー
ブル4aを介して応答エージェント回路5aに受は渡さ
れる。応答エージェント回路5はシステムバス100の
バス信号2aをモニタし、システムバス200へのアク
セス要求を検出した場合、システムバス100に対して
待ち合せ信号7aを出力し、マイクロプロセッサ101
aを待ち合せ状態にするとともに、要求エージェント回
路6aに対して要求信号8aを出力し、要求エージェン
ト回路6aに要求情報を受は渡す。
ーバ回路3aにより電気的に分離増幅されて、接続ケー
ブル4aを介して応答エージェント回路5aに受は渡さ
れる。応答エージェント回路5はシステムバス100の
バス信号2aをモニタし、システムバス200へのアク
セス要求を検出した場合、システムバス100に対して
待ち合せ信号7aを出力し、マイクロプロセッサ101
aを待ち合せ状態にするとともに、要求エージェント回
路6aに対して要求信号8aを出力し、要求エージェン
ト回路6aに要求情報を受は渡す。
要求エージェント回路6aはシステムバス200を占有
し、システムバス信号10aの入出力により、共有メモ
リ202又は共有l10203のアクセスを行い、結果
を応答信号9aとして応答エージェント回路5aに送出
する。応答エージェント回路5aは待ち合せ信号7aを
解除し、マイクロプロセッサ101aをレディ状態にし
て、次のステップのアクセス要求を可能にする。
し、システムバス信号10aの入出力により、共有メモ
リ202又は共有l10203のアクセスを行い、結果
を応答信号9aとして応答エージェント回路5aに送出
する。応答エージェント回路5aは待ち合せ信号7aを
解除し、マイクロプロセッサ101aをレディ状態にし
て、次のステップのアクセス要求を可能にする。
さらに、マイクロプロセッサ101aからのアクセス要
求を起点として、応答信号9aの送出、マイクロプロセ
ッサ101aの再レディに至る一連のハンドシェイクサ
イクルを繰返すことにより、システムバス100のマイ
クロプロセッサ101aからシステムバス200の共有
メモリ202又は共有l10203のアクセスを継続す
ることができる。
求を起点として、応答信号9aの送出、マイクロプロセ
ッサ101aの再レディに至る一連のハンドシェイクサ
イクルを繰返すことにより、システムバス100のマイ
クロプロセッサ101aからシステムバス200の共有
メモリ202又は共有l10203のアクセスを継続す
ることができる。
システムバス200のマイクロプロセッサ201aから
システムバス100の共有メモリ102又は共有110
103をアクセスする場合も上記と同様に行うことがで
きる。
システムバス100の共有メモリ102又は共有110
103をアクセスする場合も上記と同様に行うことがで
きる。
以上説明したように、本発明は、アクセス元のシステム
バス信号を延長するためのドライバ・レシーバ回路、ア
クセス元システムバスに対する応答エージェント回路及
びアクセス先システムバス接続のための要求エージェン
ト回路を設け、システムバス系間を延長接続することに
より、複雑な通信プロトコルを必要としないマイクロプ
ロセッサからの基本アクセス動作によるアクセスが可能
となり、マイクロプロセッサにとり軽負荷でかつ高速ア
クセスが可能なシステムバス結合装置を安価に実現する
ことができるという効果を有する。
バス信号を延長するためのドライバ・レシーバ回路、ア
クセス元システムバスに対する応答エージェント回路及
びアクセス先システムバス接続のための要求エージェン
ト回路を設け、システムバス系間を延長接続することに
より、複雑な通信プロトコルを必要としないマイクロプ
ロセッサからの基本アクセス動作によるアクセスが可能
となり、マイクロプロセッサにとり軽負荷でかつ高速ア
クセスが可能なシステムバス結合装置を安価に実現する
ことができるという効果を有する。
第1図は本発明の一実施例のブロック図である。
Claims (1)
- それぞれにプロセッサが接続された複数のシステムバ
スを相互に接続してさらに大規模なマルチプロセッサシ
ステムを構成するためのシステムバス結合装置において
、アクセス元システムバスの信号を延長するためのドラ
イバ・レシーバ回路と、前記アクセス元システムバスに
対する応答を行う応答エージェント回路と、前記アクセ
ス先システムバス接続のための要求を行う要求エージェ
ント回路とを備え、相互に離れた距離にある前記複数の
システムバス間を接続することができるように構成され
たことを特徴とするシステムバス結合装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17929389A JPH0343856A (ja) | 1989-07-11 | 1989-07-11 | システムバス結合装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17929389A JPH0343856A (ja) | 1989-07-11 | 1989-07-11 | システムバス結合装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0343856A true JPH0343856A (ja) | 1991-02-25 |
Family
ID=16063293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17929389A Pending JPH0343856A (ja) | 1989-07-11 | 1989-07-11 | システムバス結合装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0343856A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5425648A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Coupling unit |
JPS5539971A (en) * | 1978-09-12 | 1980-03-21 | Nec Corp | Joining device |
-
1989
- 1989-07-11 JP JP17929389A patent/JPH0343856A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5425648A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Coupling unit |
JPS5539971A (en) * | 1978-09-12 | 1980-03-21 | Nec Corp | Joining device |
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