JPH0343856A - システムバス結合装置 - Google Patents
システムバス結合装置Info
- Publication number
- JPH0343856A JPH0343856A JP17929389A JP17929389A JPH0343856A JP H0343856 A JPH0343856 A JP H0343856A JP 17929389 A JP17929389 A JP 17929389A JP 17929389 A JP17929389 A JP 17929389A JP H0343856 A JPH0343856 A JP H0343856A
- Authority
- JP
- Japan
- Prior art keywords
- system bus
- access
- buses
- circuit
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 10
- 238000004891 communication Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシステムバス結合装置に間し、特に異なるシス
テム系の間を相互に結合するめのシステムバス結合装置
に関する。
テム系の間を相互に結合するめのシステムバス結合装置
に関する。
従来、マイクロコンピュータのマルチプロセッサシステ
ムのシステム間を相互に結合する場合、システム間で共
用のローカルエリアネットワーク（ＬＡＮ）や独自の並
列バス系を設け、通信規約のもとに通信を行う方式が一
般的となっていた。
ムのシステム間を相互に結合する場合、システム間で共
用のローカルエリアネットワーク（ＬＡＮ）や独自の並
列バス系を設け、通信規約のもとに通信を行う方式が一
般的となっていた。
上述した従来のシステムバス結合装置は、マルチプロセ
ッサを構成するシステムバス上に実装される通信制御回
路を介し、通信規約にもとづく通信を実行する必要があ
り、各プロセッサ負荷の増大、高速アクセスが困難であ
ること及びコストが高いという問題点があった。
ッサを構成するシステムバス上に実装される通信制御回
路を介し、通信規約にもとづく通信を実行する必要があ
り、各プロセッサ負荷の増大、高速アクセスが困難であ
ること及びコストが高いという問題点があった。
本発明の目的は、上述した従来の問題点を解決し、通信
制御回路及び通信規約を不要とし、プロセッサ負荷の低
減、高速アクセス化及び低価格化を図ったシステムバス
結合装置を提供することにある。
制御回路及び通信規約を不要とし、プロセッサ負荷の低
減、高速アクセス化及び低価格化を図ったシステムバス
結合装置を提供することにある。
本発明のシステムバス結合装置は、それぞれにプロセッ
サが接続された複数のシステムバスを相互に接続してさ
らに大規模なマルチプロセッサシステムを構成するため
のシステムバス結合装置において、アクセス元システム
バスの信号を延長するためのドライバ・レシーバ回路と
、前記アクセス元システムバスに対する応答を行う応答
エージェント回路と、前記アクセス先システムバス接続
のための要求を行う要求エージェント回路とを備え、相
互に離れた距離にある前記複数のシステムバス間を接続
することができるように構成されている。
サが接続された複数のシステムバスを相互に接続してさ
らに大規模なマルチプロセッサシステムを構成するため
のシステムバス結合装置において、アクセス元システム
バスの信号を延長するためのドライバ・レシーバ回路と
、前記アクセス元システムバスに対する応答を行う応答
エージェント回路と、前記アクセス先システムバス接続
のための要求を行う要求エージェント回路とを備え、相
互に離れた距離にある前記複数のシステムバス間を接続
することができるように構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示すシステムバス結合装置は、システムバスｌ
ＯＯとシステムバス２００を結合するために両システム
バスに接続されており、ドライバ・レシーバ回路３ａ、
３ｂ、応答エージェント回路５ａ、５ｂ、要求エージェ
ント回路６ａ。
ＯＯとシステムバス２００を結合するために両システム
バスに接続されており、ドライバ・レシーバ回路３ａ、
３ｂ、応答エージェント回路５ａ、５ｂ、要求エージェ
ント回路６ａ。
６ｂが内部で双方向に接続された構成である。
次に、システムバス１００のマイクロプロセッサ１０１
ａをアクセス元、システムバス２００の共有メモリ２０
１又は共有ｌ１０２０２をアクセス先とした場合の動作
を説明する。
ａをアクセス元、システムバス２００の共有メモリ２０
１又は共有ｌ１０２０２をアクセス先とした場合の動作
を説明する。
システムバス１００のバス信号２ａは、ドライバ・レシ
ーバ回路３ａにより電気的に分離増幅されて、接続ケー
ブル４ａを介して応答エージェント回路５ａに受は渡さ
れる。応答エージェント回路５はシステムバス１００の
バス信号２ａをモニタし、システムバス２００へのアク
セス要求を検出した場合、システムバス１００に対して
待ち合せ信号７ａを出力し、マイクロプロセッサ１０１
ａを待ち合せ状態にするとともに、要求エージェント回
路６ａに対して要求信号８ａを出力し、要求エージェン
ト回路６ａに要求情報を受は渡す。
ーバ回路３ａにより電気的に分離増幅されて、接続ケー
ブル４ａを介して応答エージェント回路５ａに受は渡さ
れる。応答エージェント回路５はシステムバス１００の
バス信号２ａをモニタし、システムバス２００へのアク
セス要求を検出した場合、システムバス１００に対して
待ち合せ信号７ａを出力し、マイクロプロセッサ１０１
ａを待ち合せ状態にするとともに、要求エージェント回
路６ａに対して要求信号８ａを出力し、要求エージェン
ト回路６ａに要求情報を受は渡す。
要求エージェント回路６ａはシステムバス２００を占有
し、システムバス信号１０ａの入出力により、共有メモ
リ２０２又は共有ｌ１０２０３のアクセスを行い、結果
を応答信号９ａとして応答エージェント回路５ａに送出
する。応答エージェント回路５ａは待ち合せ信号７ａを
解除し、マイクロプロセッサ１０１ａをレディ状態にし
て、次のステップのアクセス要求を可能にする。
し、システムバス信号１０ａの入出力により、共有メモ
リ２０２又は共有ｌ１０２０３のアクセスを行い、結果
を応答信号９ａとして応答エージェント回路５ａに送出
する。応答エージェント回路５ａは待ち合せ信号７ａを
解除し、マイクロプロセッサ１０１ａをレディ状態にし
て、次のステップのアクセス要求を可能にする。
さらに、マイクロプロセッサ１０１ａからのアクセス要
求を起点として、応答信号９ａの送出、マイクロプロセ
ッサ１０１ａの再レディに至る一連のハンドシェイクサ
イクルを繰返すことにより、システムバス１００のマイ
クロプロセッサ１０１ａからシステムバス２００の共有
メモリ２０２又は共有ｌ１０２０３のアクセスを継続す
ることができる。
求を起点として、応答信号９ａの送出、マイクロプロセ
ッサ１０１ａの再レディに至る一連のハンドシェイクサ
イクルを繰返すことにより、システムバス１００のマイ
クロプロセッサ１０１ａからシステムバス２００の共有
メモリ２０２又は共有ｌ１０２０３のアクセスを継続す
ることができる。
システムバス２００のマイクロプロセッサ２０１ａから
システムバス１００の共有メモリ１０２又は共有１１０
１０３をアクセスする場合も上記と同様に行うことがで
きる。
システムバス１００の共有メモリ１０２又は共有１１０
１０３をアクセスする場合も上記と同様に行うことがで
きる。
以上説明したように、本発明は、アクセス元のシステム
バス信号を延長するためのドライバ・レシーバ回路、ア
クセス元システムバスに対する応答エージェント回路及
びアクセス先システムバス接続のための要求エージェン
ト回路を設け、システムバス系間を延長接続することに
より、複雑な通信プロトコルを必要としないマイクロプ
ロセッサからの基本アクセス動作によるアクセスが可能
となり、マイクロプロセッサにとり軽負荷でかつ高速ア
クセスが可能なシステムバス結合装置を安価に実現する
ことができるという効果を有する。
バス信号を延長するためのドライバ・レシーバ回路、ア
クセス元システムバスに対する応答エージェント回路及
びアクセス先システムバス接続のための要求エージェン
ト回路を設け、システムバス系間を延長接続することに
より、複雑な通信プロトコルを必要としないマイクロプ
ロセッサからの基本アクセス動作によるアクセスが可能
となり、マイクロプロセッサにとり軽負荷でかつ高速ア
クセスが可能なシステムバス結合装置を安価に実現する
ことができるという効果を有する。
第１図は本発明の一実施例のブロック図である。
Claims (1)
- それぞれにプロセッサが接続された複数のシステムバ
スを相互に接続してさらに大規模なマルチプロセッサシ
ステムを構成するためのシステムバス結合装置において
、アクセス元システムバスの信号を延長するためのドラ
イバ・レシーバ回路と、前記アクセス元システムバスに
対する応答を行う応答エージェント回路と、前記アクセ
ス先システムバス接続のための要求を行う要求エージェ
ント回路とを備え、相互に離れた距離にある前記複数の
システムバス間を接続することができるように構成され
たことを特徴とするシステムバス結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17929389A JPH0343856A (ja) | 1989-07-11 | 1989-07-11 | システムバス結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17929389A JPH0343856A (ja) | 1989-07-11 | 1989-07-11 | システムバス結合装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0343856A true JPH0343856A (ja) | 1991-02-25 |
Family
ID=16063293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17929389A Pending JPH0343856A (ja) | 1989-07-11 | 1989-07-11 | システムバス結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0343856A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425648A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Coupling unit |
| JPS5539971A (en) * | 1978-09-12 | 1980-03-21 | Nec Corp | Joining device |
-
1989
- 1989-07-11 JP JP17929389A patent/JPH0343856A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425648A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Coupling unit |
| JPS5539971A (en) * | 1978-09-12 | 1980-03-21 | Nec Corp | Joining device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63255759A (ja) | 制御システム | |
| JPH0343856A (ja) | システムバス結合装置 | |
| JPH10161973A (ja) | バス制御装置およびバスユニット | |
| US5398233A (en) | Method of resetting coupled modules and system using the method | |
| JPS60194647A (ja) | デ−タ伝送システム | |
| JPS58169660A (ja) | マルチプロセツサシステムの構成方法 | |
| JP2739789B2 (ja) | データ送受信システム | |
| JP2935242B2 (ja) | 無線通信システム | |
| JPH0236016B2 (ja) | ||
| JPH0342766A (ja) | システムバス結合方式 | |
| JPH02299055A (ja) | マルチバス構成装置間の情報転送方式 | |
| JP2632049B2 (ja) | マルチプロセッサシステム | |
| JPH0113575B2 (ja) | ||
| JPH04106651A (ja) | システムバスの制御装置 | |
| JPS6074848A (ja) | シリアルデ−タ転送方式 | |
| JPS61239350A (ja) | バス制御方式 | |
| JPH04205223A (ja) | 無線印刷装置 | |
| JPS63104155A (ja) | 電子計算機 | |
| JPH0447840A (ja) | 送信データのフロー制御方法 | |
| JPH11316743A (ja) | 共有メモリ制御方法及び制御装置 | |
| JPH0625932U (ja) | 並列処理用ｃｐｕ基板 | |
| JPH03179833A (ja) | 双方向パラレル通信装置 | |
| JPH05216833A (ja) | マルチプロセッサシステム | |
| JPS6055463A (ja) | マルチプロセツサシステム | |
| JPH08129523A (ja) | 計算機システム |