JPH0336610A - 起動・停止回路付基準電圧発生装置 - Google Patents
起動・停止回路付基準電圧発生装置Info
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- JPH0336610A JPH0336610A JP17165789A JP17165789A JPH0336610A JP H0336610 A JPH0336610 A JP H0336610A JP 17165789 A JP17165789 A JP 17165789A JP 17165789 A JP17165789 A JP 17165789A JP H0336610 A JPH0336610 A JP H0336610A
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- Pending
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- 101100286980 Daucus carota INV2 gene Proteins 0.000 abstract description 7
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 abstract description 7
- 101150110971 CIN7 gene Proteins 0.000 abstract 1
- 101150110298 INV1 gene Proteins 0.000 abstract 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract 1
- 230000007420 reactivation Effects 0.000 abstract 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 7
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はいわゆるバンドギャップ回路を利用した半導体
集積回路としての基準電圧発生回路に、特に起動および
停止用の回路を付加した起動・停止回路付基準電圧発生
装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
集積回路としての基準電圧発生回路に、特に起動および
停止用の回路を付加した起動・停止回路付基準電圧発生
装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第２図は従来技術によるバンドギャップ回路を利用した
基準電圧発生回路である。この回路はＰチャンネルＦＥ
Ｔ ＦＥＴとしてのＦＥＴＩ。 ＦＥＴ２によってカレント主う−回路を構成して直流電
源の正極の端子ＶＤＤから抵抗Ｒ１，Ｒ２にほぼ一定の
電流を供給すると共に、ＮＰＮバイポーラトランジスタ
Ｑ１．Ｑ２に帰還動作を行わせるという当業者間に知ら
れた回路動作によって、直流電源の負極に接続された共
通グランドＧＮＤとＦＥＴ２のドレインＤとの間に生ず
る基準電圧Ｖｏｕｔが安定化される。
基準電圧発生回路である。この回路はＰチャンネルＦＥ
Ｔ ＦＥＴとしてのＦＥＴＩ。 ＦＥＴ２によってカレント主う−回路を構成して直流電
源の正極の端子ＶＤＤから抵抗Ｒ１，Ｒ２にほぼ一定の
電流を供給すると共に、ＮＰＮバイポーラトランジスタ
Ｑ１．Ｑ２に帰還動作を行わせるという当業者間に知ら
れた回路動作によって、直流電源の負極に接続された共
通グランドＧＮＤとＦＥＴ２のドレインＤとの間に生ず
る基準電圧Ｖｏｕｔが安定化される。
第２図の基準電圧発生回路は電源端子ＶＤＤに電圧を印
加しても動作（通電）を開始しない。但しこの回路を集
積回路にした場合は、Ｃ１等の分布容量が必ず発生し、
電源投入時の電圧変動により、トランジスタＱ２に電流
が流れ、回路は動作を開始する。−度動作を開始すると
、安定的に基ＹｊＡ電圧Ｖｏｕｔを発生し続ける。 しかしながら以上の従来回路の場合、電源端子ＶＤＤに
電圧を印加した状態で基準電圧ＶｏｕｔをＯＶとして回
路動作を停止させる（つまり無通電とする）と、再起動
させることはできないという問題があった。 そこで本発明は従来回路に起動回路と一時停止回路とを
付加してなる起動・停止回路付基準電圧発生装置を提供
することにより前記の問題を解消することを課題とする
。
加しても動作（通電）を開始しない。但しこの回路を集
積回路にした場合は、Ｃ１等の分布容量が必ず発生し、
電源投入時の電圧変動により、トランジスタＱ２に電流
が流れ、回路は動作を開始する。−度動作を開始すると
、安定的に基ＹｊＡ電圧Ｖｏｕｔを発生し続ける。 しかしながら以上の従来回路の場合、電源端子ＶＤＤに
電圧を印加した状態で基準電圧ＶｏｕｔをＯＶとして回
路動作を停止させる（つまり無通電とする）と、再起動
させることはできないという問題があった。 そこで本発明は従来回路に起動回路と一時停止回路とを
付加してなる起動・停止回路付基準電圧発生装置を提供
することにより前記の問題を解消することを課題とする
。
前記の課題を解決するために本発明の装置は、「第１．
第２のＰ （Ｎ）チャンネルＦＥＴ（ＦＥＴＩ。 ＦＥＴ２）のそれぞれのゲートを互に接続し、前記２つ
のＦＥＴのソースを一括して直流電源の正（負）電極（
端子ＶＤＤなど）に接続し、前記第１のＦＥＴのドレイ
ンおよび前記ゲートを一括して第１（７）ＮＰＮ （Ｐ
ＮＰ））ランジスタ（Ｑｌ）のコレクタに接続し、 前記第２のＦＥＴのドレインを第１および第２の抵抗（
Ｒ１，Ｒ２）の直列回路を介して第２（７）ＮＰＮ （
ＰＮＰ） トランジスタ（Ｑ２）のコレクタに接続し
、 前記第１．第２のトランジスタの工業ツタを一括して前
記直流電源の負（正）電極（共通グランドＧＮＤなど）
に接続し、 前記第１のトランジスタのベースを前記第２のトランジ
スタのコレクタに接続し、 前記第２のトランジスタのベースを前記第１゜第２の抵
抗の相互の接続点に接続することにより、前記第２のＦ
ＥＴのドレインと前記直流電源の負（正）電極との間に
基準電圧（Ｖｏｕｔ）を発生させるバンドギャップ回路
型の基準電圧発生回路において、 第１（７）Ｎ （Ｐ）チャンネルＦＥＴ（ＦＥＴ４）の
ドレインとソースをそれぞれ前記第１のトランジスタの
コレクタとエミッタに接続し、第２（７）Ｎ （Ｐ）チ
ャンネルＦＥＴ（ＦＥＴ５）のドレインとソースをそれ
ぞれ前記第２のトランジスタのコレクタと工業ツタに接
続し、第３（７）Ｎ （Ｐ）チャンネルＦＥＴ（ＦＥＴ
３）のドレインとソースをそれぞれ前記第１（７）Ｎ
（Ｐ）チャンネルＦＥＴのゲートとソースに接続し、こ
の第３（７）Ｎ （Ｐ）チャンネルＦＥＴのゲートを前
記第２のＰ （Ｎ）チャンネルＦＥＴのドレインに接続
し、 前記第２（７）Ｎ （Ｐ）チャンネルＦＥＴのゲートと
ソースとの間に発停信号（起動・停止信号Ｓｌの反転信
号）を与え、 前記第１（７）Ｎ （Ｐ）チャンネルＦＥＴのゲートと
ソースとの間に（インバータ回路ＩＮＶ２を介し）前記
発停信号の反転信号を与えるように」するものとする。
第２のＰ （Ｎ）チャンネルＦＥＴ（ＦＥＴＩ。 ＦＥＴ２）のそれぞれのゲートを互に接続し、前記２つ
のＦＥＴのソースを一括して直流電源の正（負）電極（
端子ＶＤＤなど）に接続し、前記第１のＦＥＴのドレイ
ンおよび前記ゲートを一括して第１（７）ＮＰＮ （Ｐ
ＮＰ））ランジスタ（Ｑｌ）のコレクタに接続し、 前記第２のＦＥＴのドレインを第１および第２の抵抗（
Ｒ１，Ｒ２）の直列回路を介して第２（７）ＮＰＮ （
ＰＮＰ） トランジスタ（Ｑ２）のコレクタに接続し
、 前記第１．第２のトランジスタの工業ツタを一括して前
記直流電源の負（正）電極（共通グランドＧＮＤなど）
に接続し、 前記第１のトランジスタのベースを前記第２のトランジ
スタのコレクタに接続し、 前記第２のトランジスタのベースを前記第１゜第２の抵
抗の相互の接続点に接続することにより、前記第２のＦ
ＥＴのドレインと前記直流電源の負（正）電極との間に
基準電圧（Ｖｏｕｔ）を発生させるバンドギャップ回路
型の基準電圧発生回路において、 第１（７）Ｎ （Ｐ）チャンネルＦＥＴ（ＦＥＴ４）の
ドレインとソースをそれぞれ前記第１のトランジスタの
コレクタとエミッタに接続し、第２（７）Ｎ （Ｐ）チ
ャンネルＦＥＴ（ＦＥＴ５）のドレインとソースをそれ
ぞれ前記第２のトランジスタのコレクタと工業ツタに接
続し、第３（７）Ｎ （Ｐ）チャンネルＦＥＴ（ＦＥＴ
３）のドレインとソースをそれぞれ前記第１（７）Ｎ
（Ｐ）チャンネルＦＥＴのゲートとソースに接続し、こ
の第３（７）Ｎ （Ｐ）チャンネルＦＥＴのゲートを前
記第２のＰ （Ｎ）チャンネルＦＥＴのドレインに接続
し、 前記第２（７）Ｎ （Ｐ）チャンネルＦＥＴのゲートと
ソースとの間に発停信号（起動・停止信号Ｓｌの反転信
号）を与え、 前記第１（７）Ｎ （Ｐ）チャンネルＦＥＴのゲートと
ソースとの間に（インバータ回路ＩＮＶ２を介し）前記
発停信号の反転信号を与えるように」するものとする。
発停信号を“Ｌ ＩＩとすると、第２（７）Ｎチャンネ
ルＦＥＴ（ＦＥＴ５）はＯＦＦ、第１（７）Ｎチャンネ
ルＦＥＴ（ＦＥＴ４）はＯＮとなって基準電圧発生回路
が起動し、さらに出力基準電圧（Ｖｏｕｔ）が確立する
と第３（７）ＮチャンネルＦＥＴ（ＦＥＴ３）のＯＮ、
これによる第１（７）ＮチャンネルＦＥＴ（ＦＥＴ４）
のＯＦＦによって起動が完了する。 逆に発停信号を“Ｈ”とすると第２（７）Ｎチャンネル
ＦＥＴ（ＦＥＴ５）がＯＮＬ、これにより第１（７）Ｎ
ＰＮＩ−ランジスタ（Ｑｌ）がＯＦＦして基準電圧発生
回路は停止する。
ルＦＥＴ（ＦＥＴ５）はＯＦＦ、第１（７）Ｎチャンネ
ルＦＥＴ（ＦＥＴ４）はＯＮとなって基準電圧発生回路
が起動し、さらに出力基準電圧（Ｖｏｕｔ）が確立する
と第３（７）ＮチャンネルＦＥＴ（ＦＥＴ３）のＯＮ、
これによる第１（７）ＮチャンネルＦＥＴ（ＦＥＴ４）
のＯＦＦによって起動が完了する。 逆に発停信号を“Ｈ”とすると第２（７）Ｎチャンネル
ＦＥＴ（ＦＥＴ５）がＯＮＬ、これにより第１（７）Ｎ
ＰＮＩ−ランジスタ（Ｑｌ）がＯＦＦして基準電圧発生
回路は停止する。
第１図は本発明の一実施例としての構成を示す回路図で
第′２図に対応するものである。第１図において基準電
圧発生回路は、第２図と同様に、ＰチャンネルＦＥＴ
ＦＥＴとしてのＦＥＴＩ。 ＦＥＴ２ 、ＮＰＮバイポーラトランジスタとしてのＱ
ｌ、Ｑ２、および抵抗Ｒ１，Ｒ２により構成されている
。 本発明ではこの基準電圧発生回路にさらにＮチャンネル
ＭＯ３ＦＥＴとしてのＦ Ｂｒ３． Ｆ Ｂｒ３゜ＦＥ
Ｔ５およびインバータ回路ＩＮＶＩ、ＩＮＶ２が付加さ
れている。 ここで起動回路はＮチャンネルＦＥＴとしてのＦＥＴ３
．ＦＥＴ４により構成され、−時停止回路は同じ（ＦＥ
Ｔ５により構成されている。またインバータ回路ＩＮＶ
Ｉ、ＩＮＶ２は起動・停止信号Ｓｌのバッファ、反転回
路として動作する。 第１図の動作を述べると、起動・停止信号Ｓｔが高電位
レベル“Ｈ＋＋の状態で電源端子ＶＤＤに正電圧が印加
されると、インバータ回路ＩＮＶＩの出力は低電位°“
Ｌ”、ＩＮＶ２の出力は“Ｈ”となり、ＮチャンネルＦ
ＥＴとしてのＦＥＴ４がＯＮになる。このため、Ｐチャ
ンネルＦＥＴとしてのＦＥＴＩに電流が流れ、次に同じ
くＰチャンネルＦＥＴとしてのＦＥＴ２に電流が流れ、
これによりＮＰＮ トランジスタＱ１．Ｑ２にベース電
流が供給され、基準電圧発生回路は動作を開始する。 従って基準電圧出力端子Ｖｏｕｔの電位は上昇し、Ｎチ
ャンネルＦＥＴとしてのＦＥＴ３のゲートのしきい値を
越えた時点でこのＦＥＴ３がＯＮになり、 −Ｆ Ｅ
Ｔ４はＯＦＦになる。基準電圧出力端子Ｖｏｕｔの電位
はさらに上昇し、初期設定電位になった時点で停止し、
一定電圧を供給する。 次に電源電圧が端子ＶＤＤに印加された状態で起動・停
止信号Ｓｔをローレベル“Ｌ ＋＋にすると、インバー
タ回路ＩＮＶＩの出力は“Ｈ°゛、同じくＩＮＶ２の出
力は“Ｌ”となる。このためＮチャンネルＦＥＴとして
のＦＥＴ５がＯＮＬ、、ＮＰＮトランジスタＱｌのベー
ス電位がＯｖとなり、基準電圧発生回路の動作が停止す
る。 次に起動・停止信号３１が“Ｈ”レベルになるとインバ
ータ回路ＩＮＶＩの出力が“Ｌ”になり、Ｎチャンネル
ＦＥＴとしてのＦＥＴ５をＯＦＦさせると同時に、イン
バータ回路ＩＮＶ２の出力が“Ｈ”になり、Ｎチャンネ
ルＦＥＴとしてのＦＥＴ４がＯＮになって、前記の起動
動作を繰返して、基準電圧発生回路は再起動する。 なお以上の実施例に代わり、電源電圧の極性を反転した
うえ、ＦＥＴ１．ＦＥＴ２をＮチャンネル型に、ＦＥＴ
３．ＦＥＴ４．ＦＥＴ５をＰチャンネル型に、かつトラ
ンジスタＱ１．Ｑ２をＰＮＰ型にそれぞれ置換えても本
発明が適用し得ることは明らかである。 【発明の効果］ 本発明によればバンドギャップ回路型の基準電圧発生回
路にＦＥＴとインバータ回路とからなる起動回路および
、−時停止回路を付加したので、基準電圧発生回路を任
意に停止または起動させることができる。これにより例
えば、本回路を使用した集積回路素子の良、不良チエツ
クを行う場合、ＣＭＯ３回路の基本チエツク項目である
電源り−クチニックが、基準電圧発生回路を停止させる
ことにより可能となる。
第′２図に対応するものである。第１図において基準電
圧発生回路は、第２図と同様に、ＰチャンネルＦＥＴ
ＦＥＴとしてのＦＥＴＩ。 ＦＥＴ２ 、ＮＰＮバイポーラトランジスタとしてのＱ
ｌ、Ｑ２、および抵抗Ｒ１，Ｒ２により構成されている
。 本発明ではこの基準電圧発生回路にさらにＮチャンネル
ＭＯ３ＦＥＴとしてのＦ Ｂｒ３． Ｆ Ｂｒ３゜ＦＥ
Ｔ５およびインバータ回路ＩＮＶＩ、ＩＮＶ２が付加さ
れている。 ここで起動回路はＮチャンネルＦＥＴとしてのＦＥＴ３
．ＦＥＴ４により構成され、−時停止回路は同じ（ＦＥ
Ｔ５により構成されている。またインバータ回路ＩＮＶ
Ｉ、ＩＮＶ２は起動・停止信号Ｓｌのバッファ、反転回
路として動作する。 第１図の動作を述べると、起動・停止信号Ｓｔが高電位
レベル“Ｈ＋＋の状態で電源端子ＶＤＤに正電圧が印加
されると、インバータ回路ＩＮＶＩの出力は低電位°“
Ｌ”、ＩＮＶ２の出力は“Ｈ”となり、ＮチャンネルＦ
ＥＴとしてのＦＥＴ４がＯＮになる。このため、Ｐチャ
ンネルＦＥＴとしてのＦＥＴＩに電流が流れ、次に同じ
くＰチャンネルＦＥＴとしてのＦＥＴ２に電流が流れ、
これによりＮＰＮ トランジスタＱ１．Ｑ２にベース電
流が供給され、基準電圧発生回路は動作を開始する。 従って基準電圧出力端子Ｖｏｕｔの電位は上昇し、Ｎチ
ャンネルＦＥＴとしてのＦＥＴ３のゲートのしきい値を
越えた時点でこのＦＥＴ３がＯＮになり、 −Ｆ Ｅ
Ｔ４はＯＦＦになる。基準電圧出力端子Ｖｏｕｔの電位
はさらに上昇し、初期設定電位になった時点で停止し、
一定電圧を供給する。 次に電源電圧が端子ＶＤＤに印加された状態で起動・停
止信号Ｓｔをローレベル“Ｌ ＋＋にすると、インバー
タ回路ＩＮＶＩの出力は“Ｈ°゛、同じくＩＮＶ２の出
力は“Ｌ”となる。このためＮチャンネルＦＥＴとして
のＦＥＴ５がＯＮＬ、、ＮＰＮトランジスタＱｌのベー
ス電位がＯｖとなり、基準電圧発生回路の動作が停止す
る。 次に起動・停止信号３１が“Ｈ”レベルになるとインバ
ータ回路ＩＮＶＩの出力が“Ｌ”になり、Ｎチャンネル
ＦＥＴとしてのＦＥＴ５をＯＦＦさせると同時に、イン
バータ回路ＩＮＶ２の出力が“Ｈ”になり、Ｎチャンネ
ルＦＥＴとしてのＦＥＴ４がＯＮになって、前記の起動
動作を繰返して、基準電圧発生回路は再起動する。 なお以上の実施例に代わり、電源電圧の極性を反転した
うえ、ＦＥＴ１．ＦＥＴ２をＮチャンネル型に、ＦＥＴ
３．ＦＥＴ４．ＦＥＴ５をＰチャンネル型に、かつトラ
ンジスタＱ１．Ｑ２をＰＮＰ型にそれぞれ置換えても本
発明が適用し得ることは明らかである。 【発明の効果］ 本発明によればバンドギャップ回路型の基準電圧発生回
路にＦＥＴとインバータ回路とからなる起動回路および
、−時停止回路を付加したので、基準電圧発生回路を任
意に停止または起動させることができる。これにより例
えば、本回路を使用した集積回路素子の良、不良チエツ
クを行う場合、ＣＭＯ３回路の基本チエツク項目である
電源り−クチニックが、基準電圧発生回路を停止させる
ことにより可能となる。
第１図は本発明の一実施例としての構成を示す回路図、
第２図は第１図に対応する従来の回路図である。
ＦＥＴＩ、ＦＥＴ２ ： ＰチャンネルＭＯ３ＦＥＴ
。 ＦＥＴ３〜ＦＥＴ５：ＮチャンネルＭＯ３ＦＥＴ、Ｑｌ
、Ｑ２ ：ＮＰＮバイポーラトランジスタ、Ｒ１゜Ｒ
２：抵抗、Ｉ Ｎ Ｖｌ、 Ｉ Ｎ Ｖ２ ： イ７
ハータ回路、Ｓ■：起動・停止信号、Ｖｏｕｔ ：基
準電圧（出力端子）。
。 ＦＥＴ３〜ＦＥＴ５：ＮチャンネルＭＯ３ＦＥＴ、Ｑｌ
、Ｑ２ ：ＮＰＮバイポーラトランジスタ、Ｒ１゜Ｒ
２：抵抗、Ｉ Ｎ Ｖｌ、 Ｉ Ｎ Ｖ２ ： イ７
ハータ回路、Ｓ■：起動・停止信号、Ｖｏｕｔ ：基
準電圧（出力端子）。
Claims (1)
- （１）第１、第２のＰ（Ｎ）チャンネルＦＥＴのそれぞ
れのゲートを互に接続し、 前記２つのＦＥＴのソースを一括して直流電源の正（負
）電極に接続し、 前記第１のＦＥＴのドレインおよび前記ゲートを一括し
て第１のＮＰＮ（ＰＮＰ）トランジスタのコレクタに接
続し、 前記第２のＦＥＴのドレインを第１および第２の抵抗の
直列回路を介して第２のＮＰＮ（ＰＮＰ）トランジスタ
のコレクタに接続し、 前記第１、第２のトランジスタのエミッタを一括して前
記直流電源の負（正）電極に接続し、前記第１のトラン
ジスタのベースを前記第２のトランジスタのコレクタに
接続し、 前記第２のトランジスタのベースを前記第１、第２の抵
抗の相互の接続点に接続することにより、前記第２のＦ
ＥＴのドレインと前記直流電源の負（正）電極との間に
基準電圧を発生させるバンドギャップ回路型の基準電圧
発生回路において、第１のＮ（Ｐ）チャンネルＦＥＴの
ドレインとソースをそれぞれ前記第１のトランジスタの
コレクタとエミッタに接続し、 第２のＮ（Ｐ）チャンネルＦＥＴのドレインとソースを
それぞれ前記第２のトランジスタのコレクタとエミッタ
に接続し、 第３のＮ（Ｐ）チャンネルＦＥＴのドレインとソースを
それぞれ前記第１（７）Ｎ（Ｐ）チャンネルＦＥＴのゲ
ートとソースに接続し、 この第３のＮ（Ｐ）チャンネルＦＥＴのゲートを前記第
２のＰ（Ｎ）チャンネルＦＥＴのドレインに接続し、 前記第２のＮ（Ｐ）チャンネルＦＥＴのゲートとソース
との間に発停信号を与え、 前記第１のＮ（Ｐ）チャンネルＦＥＴのゲートとソース
との間に前記発停信号の反転信号を与えるようにしたこ
とを特徴とする起動・停止回路付基準電圧発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165789A JPH0336610A (ja) | 1989-07-03 | 1989-07-03 | 起動・停止回路付基準電圧発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165789A JPH0336610A (ja) | 1989-07-03 | 1989-07-03 | 起動・停止回路付基準電圧発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336610A true JPH0336610A (ja) | 1991-02-18 |
Family
ID=15927281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17165789A Pending JPH0336610A (ja) | 1989-07-03 | 1989-07-03 | 起動・停止回路付基準電圧発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336610A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05260961A (ja) * | 1992-05-21 | 1993-10-12 | Teijin Ltd | サイトメガロウイルスに対するヒト・モノクローナル抗体を産生するハイブリドーマ |
| JP2008197994A (ja) * | 2007-02-14 | 2008-08-28 | Oki Electric Ind Co Ltd | 起動回路 |
| JP2013093527A (ja) * | 2011-10-27 | 2013-05-16 | Sony Corp | 固体撮像素子およびカメラシステム |
-
1989
- 1989-07-03 JP JP17165789A patent/JPH0336610A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05260961A (ja) * | 1992-05-21 | 1993-10-12 | Teijin Ltd | サイトメガロウイルスに対するヒト・モノクローナル抗体を産生するハイブリドーマ |
| JP2008197994A (ja) * | 2007-02-14 | 2008-08-28 | Oki Electric Ind Co Ltd | 起動回路 |
| JP2013093527A (ja) * | 2011-10-27 | 2013-05-16 | Sony Corp | 固体撮像素子およびカメラシステム |
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