JPH03266052A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムに関する。

〔従来の技術〕

この種の情報処理システムは、中央処理装置と、主記憶
装置と、入出力制御装置と、中央処理装置、主記憶装置
、及び入出力制御装置間のデータ転送を行うための共通
データ転送路とを有する。

従来の情報処理システムにおいては、共通データ転送路
にパリティビットを送るデータパリティ線がある場合に
は、入出力制御装置をパリティビットが付加された第１
のデータを扱う第１の入出力制御装置のみでシステムを
構成し、共通データ転送路にパリティビットを送るデー
タパリティ線がない場合には、入出力制御装置をパリテ
ィビットが付加されない第２のデータを扱う第２の人出
力制御装置のみでシステムを構成している。

〔発明が解決しようとする課題〕

このように、従来の情報処理システムにおいては、第１
の入出力制御装置と第２の入出力制御装置の２種類の入
出力制御装置が混在したシステム構成が許されなかった
。

また、従来の情報処理システムでは、データ・インテグ
リテイを高くするためにパリティビットが付加された第
１のデータを処理するようにすると、本来データ・イン
テグリテイを必要としない大田力制御装置をすべて第１
の入出力制御装置にする必要があるので、システム全体
のコストが高くなるという欠点がある。

本発明の目的は、第１の入出力制御装置と第２の入出力
制御装置の混在した情報処理システムを提供することに
ある。

本発明の他の目的は、高いデータ・インテグリテイを持
ちながら、システム全体のコストが低い情報処理システ
ムを提供することにある。

〔課題を解決するための手段〕

本発明による情報処理システムは、中央処理装置と、主
記憶装置と、パリティビットが付加された第１のデータ
を扱う第１の入出力制御装置と、パリティビットが付加
されない第２のデータを扱う第２の入出力制御装置と、
前記中央処理装置、前記主記憶装置、前記第１の入出力
制御装置、及び前記第２の入出力制御装置間のデータ転
送を行うための共通データ転送路と、該共通データ転送
路のインタフェースを司る共通データ転送路インタフェ
ース装置とを有する。

前記共通データ転送路は、前記中央処理装置、前記主記
憶装置、前記第１の入出力制御装置、及び前記第２の入
出力制御装置間を接続するアドレス線と、前記中央処理
装置、前記第１の人出力制御装置、及び前記第２の入出
力制御装置間を接続するアドレス修飾線と、前記中央処
理装置、前記主記憶装置、及び前記第１の入出力制御装
置間を接続するデータパリティ線と、前記中央処理装置
、前記主記憶装置、前記第１の入出力制御装置、及び前
記第２の入出力制御装置間を接続するデータ線とを有す
る。

前記共通データ転送路インタフェース装置は、前記アド
レス修飾線上の値により、前記データ線上のデータより
パリティビットを生成するか、前記データパリティ線上
のパリティビットをそのまま伝達するかの切換えを行う
パリティ生成回路を含む。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図を参照すると、本発明の一実施例による情報処理
システムは、中央処理装置１１と、主記憶装置１２と、
パリティビットが付加された第１のデータを扱う第１の
入出力制御装置１３と、パリティビットが付加されない
第２のデータを扱う第２の人出力制御装置１４と、中央
処理装置１１、主記怪、装置１２、第１の入出力制御装
置１３、及び第２の入出力制御装置１４間のデータ転送
を行うための共通データ転送路（以後、バスと略す。）
１５と、バス１５のインタフェースを司る共通データ転
送路インタフェース装置（以後、バスインタフェース装
置と略す。）１６とを有する。

バス１５は、アドレス１ｌｊｌ１５１と、アドレス修飾
線１５２と、データパリティ線１５３と、データ線１５
４とを有する。

中央処理装置１１及び第１の入出力制御装置１３はバス
１５を構成する全ての線と接続されている。主記憶装置
１２はバス１５のアドレス修飾線１５２を除く線と接続
されている。第２の入出力制御袋＠１４はバス１５のデ
ータパリティ線１５３を除く線と接続されている。

換言すれば、アドレス線１５１は、中央処理装置１１、
主記憶装置１２、第１の入出力制御装置１３、及び第２
の入出力制御装置ｅ１４間を接続している。アドレス修
飾線１５２は、中央処理装置１１、第１の入出力制御装
置１３、及び第２の人出力制御装置１４間を接続してい
る。データパリティ線１５３は、中央処理装置１１、主
記憶装置１２、及び第１の入出力制御装置１３間を接続
している。データ線１５４は、中央処理装置１１、主記
憶装置１２、第１の入出力制御装置１１３、及び第２の
入出力制御装置１４間を接続している。

バスインタフェース装置１６は、アドレス修飾線１５２
上の値により、データ線１５４上のデータよりパリティ
ビットを生成するか、データパリティ線１５３上のパリ
ティビットをそのまま伝達するかの切換えを行うパリテ
ィ生成回路１６１を含む。

以下、本実施例の動作について説明する。

まず、第１の入出力制御装置１３よりの読出し処理につ
いて説明する。この場合、アドレス修飾線１５２の制御
により、パリティ生成回路１６１をデータパリティ線１
５３上のパリティビットをそのまま伝達するモードにす
る。これにより、第１の人出力制御装置１３は、データ
及びパリティビットを中央処理装置１１または主記憶装
置１２に転送する。

次に、第２の入出力制御装置１４よりの読出し処理につ
いて説明する。この場合、アドレス修飾線１５２の制御
により、パリティ生成回路１６１をデータ線１５４上の
データよりパリティビットを生成するモードにする。こ
れにより、第２の入出力ｎｉｌ　ｇｏ装置１４は、デー
タ及び生成したパリティビットを中央処理装置１１また
は主記憶装置１２に転送する。

〔発明の効果〕

以上説明したように本発明によれば、パリティビットが
付加された第１のデータを扱う第１の入出力制御、装置
とパリティビットが付加されない第２のデータを扱う第
２の入出力制御装置との混在構成を可能としたので、高
いデータ・インテグリテイを持ちながらシステム全体の
コストを低くすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理システムの構
成を示すブロック図である。 １１・・・中央処理装置、１２・・・主記憶装置、１３
・・・第１の入出力制御装置、１４・・・第２の人出カ
制御、装置、１５・・・共通データ転送路（バス）、１
６・・・共通データ転送路インタフェース装置（バスイ
ンタフェース装置ｔ）、１５１・・・アドレス線、１５
２・・・アドレス修飾線、１５３・・・データパリティ
線、１５３・・・データ線、１６１・・・パリティ生成
回路。 ３

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と、主記憶装置と、パリテイビットが
   付加された第１のデータを扱う第１の入出力制御装置と
   、パリテイビットが付加されない第２のデータを扱う第
   ２の入出力制御装置と、前記中央処理装置、前記主記憶
   装置、前記第１の入出力制御装置、及び前記第２の入出
   力制御装置間のデータ転送を行うための共通データ転送
   路と、該共通データ転送路のインタフェースを司る共通
   データ転送路インタフェース装置とを有する情報処理シ
   ステム。 ２、前記共通データ転送路は、前記中央処理装置、前記
   主記憶装置、前記第１の入出力制御装置、及び前記第２
   の入出力制御装置間を接続するアドレス線と、前記中央
   処理装置、前記第１の入出力制御装置、及び前記第２の
   入出力制御装置間を接続するアドレス修飾線と、前記中
   央処理装置、前記主記憶装置、及び前記第１の入出力制
   御装置間を接続するデータパリテイ線と、前記中央処理
   装置、前記主記憶装置、前記第１の入出力制御装置、及
   び前記第２の入出力制御装置間を接続するデータ線とを
   有する請求項１記載の情報処理システム。 ３、前記共通データ転送路インタフェース装置は、前記
   アドレス修飾線上の値により、前記データ線上のデータ
   よりパリテイビットを生成するか、前記データパリテイ
   線上のパリテイビットをそのまま伝達するかの切換えを
   行うパリテイ生成回路を含む請求項２記載の情報処理シ
   ステム。