JPS59148199A - メモリパリテイ回路 - Google Patents
メモリパリテイ回路Info
- Publication number
- JPS59148199A JPS59148199A JP58023189A JP2318983A JPS59148199A JP S59148199 A JPS59148199 A JP S59148199A JP 58023189 A JP58023189 A JP 58023189A JP 2318983 A JP2318983 A JP 2318983A JP S59148199 A JPS59148199 A JP S59148199A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- circuit
- memory
- processor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプロセッサからメモリ回路へ、メモリ回路から
プロセッサへデータの転送を行なう際、パリティの生成
、判定を行たりメモリパリティ回路に関する。
プロセッサへデータの転送を行なう際、パリティの生成
、判定を行たりメモリパリティ回路に関する。
まず、第１図を参照して従来のメモリパリティ回路の構
成な説明し、その間頑点に言及する。
成な説明し、その間頑点に言及する。
第１図はメモリ回路を省略して示しだ従来例である。パ
リティジェネレート回路６けプロセッサ１からバッファ
２を通１−でデータが出力されるデータバス上に設けら
れ、プロセッサ１から図示しないメモリ回路へデータを
出力−する際に、データを取り込み、パリティ則に基づ
くパリティを生成する動作を行なう。一方、パリティチ
ェック回路７けブロセツｆ１ヘバツファ４を通してデー
タが入力されるバス上に設けられ、メモリ回路からプロ
セッサ１ヘデータが入力される際にデータとパリティを
取り込み、パリティに対するデータパターンが正しいか
否かの判定をする動作を行かう。
リティジェネレート回路６けプロセッサ１からバッファ
２を通１−でデータが出力されるデータバス上に設けら
れ、プロセッサ１から図示しないメモリ回路へデータを
出力−する際に、データを取り込み、パリティ則に基づ
くパリティを生成する動作を行なう。一方、パリティチ
ェック回路７けブロセツｆ１ヘバツファ４を通してデー
タが入力されるバス上に設けられ、メモリ回路からプロ
セッサ１ヘデータが入力される際にデータとパリティを
取り込み、パリティに対するデータパターンが正しいか
否かの判定をする動作を行かう。
これらパリティジェネレート回路６とパリティチェック
回路７は同じ回路構成であり、パリティ生成か、判定か
によってその使用方法が異なっている。
回路７は同じ回路構成であり、パリティ生成か、判定か
によってその使用方法が異なっている。
本メモリパリティ回路において、パリティジェネレート
回路６の動作はプロセッサ１からバッファ２を通りメモ
リ回路へデータが出力されるときであり、またパリティ
チェック回路７の動作はメモリ回路からバッファ４を通
りプロセッサへデータが入力されるときである。そのた
め、プロセッサ１がメモリリードまたはメモリライト動
作をしているときは必ず、１つが非動作の状態とかり、
回路の実装面積、消費電流の点で改良を施こす余地があ
った。
回路６の動作はプロセッサ１からバッファ２を通りメモ
リ回路へデータが出力されるときであり、またパリティ
チェック回路７の動作はメモリ回路からバッファ４を通
りプロセッサへデータが入力されるときである。そのた
め、プロセッサ１がメモリリードまたはメモリライト動
作をしているときは必ず、１つが非動作の状態とかり、
回路の実装面積、消費電流の点で改良を施こす余地があ
った。
本発明はパリティジェネレート回路とパリティチェック
回路の構成が同一であることに着目してなしたもので、
その目的は従来回路より実装面積を縮小化でき、それに
ともない、電流の消費も少なくできるメモリパリティ回
路を提供することにある。
回路の構成が同一であることに着目してなしたもので、
その目的は従来回路より実装面積を縮小化でき、それに
ともない、電流の消費も少なくできるメモリパリティ回
路を提供することにある。
前記目的を達成するために本発明によるメモリパリティ
回路はプロセッサからメモリ回路へ、メモリ回路からプ
ロセッサへデータの転送を行なう際、パリティの生成、
判定を行なうメモリパリティ回路において、メモリ回路
と、前記メモリ回路との間でデータの転送を行なうプロ
セッサと、前記プロセッサの双方向データバスに接続さ
れ、パリティの生成と判定のいずれにも切換可能なパリ
ティジェネレートチェック回路と、前記プロセッサから
メモリ回路へ転送するためデータおよびパリティを一時
保持するバッファと、前記メモリ回路からプロセッサへ
転送するためデータおよびパリティを一時保持するスリ
ーステートバッファとを含み、データの転送方向にした
がって前記プロセッサが前記スリーステートバッファを
制御することにより前記パリティジェネレートチェック
回路をパリティジェネレート回路またはパリティチェッ
ク回路に切換えるように構成しである。
回路はプロセッサからメモリ回路へ、メモリ回路からプ
ロセッサへデータの転送を行なう際、パリティの生成、
判定を行なうメモリパリティ回路において、メモリ回路
と、前記メモリ回路との間でデータの転送を行なうプロ
セッサと、前記プロセッサの双方向データバスに接続さ
れ、パリティの生成と判定のいずれにも切換可能なパリ
ティジェネレートチェック回路と、前記プロセッサから
メモリ回路へ転送するためデータおよびパリティを一時
保持するバッファと、前記メモリ回路からプロセッサへ
転送するためデータおよびパリティを一時保持するスリ
ーステートバッファとを含み、データの転送方向にした
がって前記プロセッサが前記スリーステートバッファを
制御することにより前記パリティジェネレートチェック
回路をパリティジェネレート回路またはパリティチェッ
ク回路に切換えるように構成しである。
前記構成によればパリティジェネレートトチニックする
回路が１ケになっているため実装面積と消費電流は減少
し、本発明の目的は完全に達成される。
回路が１ケになっているため実装面積と消費電流は減少
し、本発明の目的は完全に達成される。
以下、図面を参照して本発明をさらに詳しく説明する。
第２図（ａｌｄ本発明によるメモリパリティ回路の一実
施例を示す回路図である。プロセッサ９がデータを入出
力するための双方向データバス１５にバッファ１０トス
リーステートバツフア１２が接続されている。バッファ
１０はブｔｆｆセツ？９からのデータをＤ ｏｕｔ ｏ
〜Ｄｏｕｔ ｙの端子を介して図示しｎｈメモリ回路
に送出するためのものである。スリーステートバッファ
１２けメモリ回路からのデータをＤｉｎｏ〜Ｄｉｎ ７
端子を介して受は取し、プロセッサ９に送出するための
もので、プロセッサ９からの制御信号によりその状態が
制御される。双方向データバス１５上にはパリティの生
成と判別を行なうパリティジェネレートチェック回路１
４が接続されている。
施例を示す回路図である。プロセッサ９がデータを入出
力するための双方向データバス１５にバッファ１０トス
リーステートバツフア１２が接続されている。バッファ
１０はブｔｆｆセツ？９からのデータをＤ ｏｕｔ ｏ
〜Ｄｏｕｔ ｙの端子を介して図示しｎｈメモリ回路
に送出するためのものである。スリーステートバッファ
１２けメモリ回路からのデータをＤｉｎｏ〜Ｄｉｎ ７
端子を介して受は取し、プロセッサ９に送出するための
もので、プロセッサ９からの制御信号によりその状態が
制御される。双方向データバス１５上にはパリティの生
成と判別を行なうパリティジェネレートチェック回路１
４が接続されている。
さらにこのパリティジェネレートチェック回路１４には
バッファ１１とスリーステートバッファ１３が接続され
て−る。バッファ１１はパリティをメモリ回路に送出す
るためのものであり、スＩＪ−、Ｘテートバッファ１３
けメモリ回路からのパリティを受けとり、パリティジェ
ネレートチェック回路１４に送出するためのもので、ス
リーステートバッファ１２と同様プロセッサ９によって
制御される。
バッファ１１とスリーステートバッファ１３が接続され
て−る。バッファ１１はパリティをメモリ回路に送出す
るためのものであり、スＩＪ−、Ｘテートバッファ１３
けメモリ回路からのパリティを受けとり、パリティジェ
ネレートチェック回路１４に送出するためのもので、ス
リーステートバッファ１２と同様プロセッサ９によって
制御される。
第２ 図（ｂｉｔｊ：パリティジェネレートチェック回
路１４の詳細を示す図である。本回路は奇数パリティ則
に基づいて動作するように構成されてシリ、上述の双方
向パスライン１５には端子（１）〜（８）によって接続
されている。端子９はパリティ出力のための端子である
。端子１０．１１はパリティジェネレートとチェックの
切換を行なうための端子で、端子１０にハイレベル、端
子１１にローレベルの信号が入力したとき本回路はパリ
テイジエネレート回路として動作する。また端子１ｏに
パリティが入力し、端子】１にその極性反転のパリティ
が入力したときパリティチェック回路として動作する。
路１４の詳細を示す図である。本回路は奇数パリティ則
に基づいて動作するように構成されてシリ、上述の双方
向パスライン１５には端子（１）〜（８）によって接続
されている。端子９はパリティ出力のための端子である
。端子１０．１１はパリティジェネレートとチェックの
切換を行なうための端子で、端子１０にハイレベル、端
子１１にローレベルの信号が入力したとき本回路はパリ
テイジエネレート回路として動作する。また端子１ｏに
パリティが入力し、端子】１にその極性反転のパリティ
が入力したときパリティチェック回路として動作する。
第２図（ａｌにｂｌｘで、データをメモリ回路に送る場
合、プロセッサ９けメモリライト信号によりスリーステ
ートバッファ１２．１３ヲハイインピーダンス状態にす
ることにより、＋５ｖすなわちハイレベル信号を端子１
ｏに、そしてこの＋５ｖをインバータ１６によって反転
した信号すなわちローレベル信号を端子１１に印加させ
る。これによって回路１４けパリティジェネレート回路
として機能するのでプロセッサ９からの８ビツトのデー
タは取り込まれ、データ８ビツト、パリティ１ビツトの
合計９ビツト中、ハイレベルのビット数が奇数になるよ
うにパリティが生成される。この生成パリティはバッフ
ァ１１を介してデータとともにメモリ回路に送られる。
合、プロセッサ９けメモリライト信号によりスリーステ
ートバッファ１２．１３ヲハイインピーダンス状態にす
ることにより、＋５ｖすなわちハイレベル信号を端子１
ｏに、そしてこの＋５ｖをインバータ１６によって反転
した信号すなわちローレベル信号を端子１１に印加させ
る。これによって回路１４けパリティジェネレート回路
として機能するのでプロセッサ９からの８ビツトのデー
タは取り込まれ、データ８ビツト、パリティ１ビツトの
合計９ビツト中、ハイレベルのビット数が奇数になるよ
うにパリティが生成される。この生成パリティはバッフ
ァ１１を介してデータとともにメモリ回路に送られる。
次に、メモリ回路からデータが送られる場合は、プロセ
ッサ９のメモリリード信号によりスリーステートバッフ
ァ１２．１３はイネーブルにされるので、端子１０にメ
モリ回路からのパリティが、端子１１にその極性を反転
し六パリティが入力され、回路１４けパリティチェック
回路として働く。
ッサ９のメモリリード信号によりスリーステートバッフ
ァ１２．１３はイネーブルにされるので、端子１０にメ
モリ回路からのパリティが、端子１１にその極性を反転
し六パリティが入力され、回路１４けパリティチェック
回路として働く。
データはスリーステートバッファ１２を介して入力され
、データの８ビツトと上述のパリティ１ビツトの合計９
ビツト中にハイレベルの数が奇数個あるか否かの判定を
行なう。
、データの８ビツトと上述のパリティ１ビツトの合計９
ビツト中にハイレベルの数が奇数個あるか否かの判定を
行なう。
以上、詳しく説明したように本発明によればパリティジ
ェネレートチェック回路を双方向データバスに接続する
ことにより１つの回路で、パリティの生成と判定を行な
うことカ！できるので、従来の回路に比べ実装面積、消
費電流の小さいメモリパリティ回路を実現できる。
ェネレートチェック回路を双方向データバスに接続する
ことにより１つの回路で、パリティの生成と判定を行な
うことカ！できるので、従来の回路に比べ実装面積、消
費電流の小さいメモリパリティ回路を実現できる。
第１図は従来のメモリパリティ回路を示す回路図、第２
図は本発明によるメモリパリティ回路の実施例を示す回
路図である。 １．９・・・プロセッサ ２ 、 ３ 、 １０．１１ ・・・）（・ソ
ファ４ 、５ 、１２ 、１３・・・スリーステートバ
ッファ６・・・パリティジェネレート回路 ７・・・パリティチェック回路 Ｉ４・・・パリティジェネレートチェック回路特許出願
人 日本電気株式会社 代理人 弁理士 井） ロ 壽
図は本発明によるメモリパリティ回路の実施例を示す回
路図である。 １．９・・・プロセッサ ２ 、 ３ 、 １０．１１ ・・・）（・ソ
ファ４ 、５ 、１２ 、１３・・・スリーステートバ
ッファ６・・・パリティジェネレート回路 ７・・・パリティチェック回路 Ｉ４・・・パリティジェネレートチェック回路特許出願
人 日本電気株式会社 代理人 弁理士 井） ロ 壽
Claims (1)
- プロセッサからメモリ回路へ、メモリ回路からプロセッ
サへデータの転送を行なう際、パリティの生成、判定を
行なうメモリパリティ回路にかいて、メモリ回路と、前
記メモリ回路との間でデータの転送を行なうプロセッサ
と、前記プロセッサの双方向データバスに接続され、パ
リティの生成と判定のいずれにも切喚可能々パリティジ
ェネレートチェック回路と、前記プロセッサからメモリ
１回路へ転送するためデータおよびパリティを一１寺を
時するバッファと、前記メモリｌ用洛からプ）：ｌ辷ツ
ザ〜＼転送するためｆ−タ卦よびパリティを一時１呆ｊ
寺するスリーステ・−トバツファとを含み、デ・−タの
転送方向にしたがって前記プロセッサがΦ１．把スリー
ステートバッファを制（２）することにより前記パリテ
ィジェネレートチェック回路をパリティジェネレート回
路寸たけパリティチェック回路に切換えることを特徴と
するメモリパリティ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023189A JPS59148199A (ja) | 1983-02-15 | 1983-02-15 | メモリパリテイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023189A JPS59148199A (ja) | 1983-02-15 | 1983-02-15 | メモリパリテイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148199A true JPS59148199A (ja) | 1984-08-24 |
Family
ID=12103706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023189A Pending JPS59148199A (ja) | 1983-02-15 | 1983-02-15 | メモリパリテイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107507A (en) * | 1988-05-26 | 1992-04-21 | International Business Machines | Bidirectional buffer with latch and parity capability |
-
1983
- 1983-02-15 JP JP58023189A patent/JPS59148199A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107507A (en) * | 1988-05-26 | 1992-04-21 | International Business Machines | Bidirectional buffer with latch and parity capability |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2719052B2 (ja) | マイクロコンピュータ | |
| KR20010065770A (ko) | 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로 | |
| JPS59148199A (ja) | メモリパリテイ回路 | |
| JPH0365745A (ja) | Ｉｃカード | |
| JP3364753B2 (ja) | メモリエラー修正回路 | |
| JPH0773114A (ja) | 宇宙用デジタル計算機のメモリ制御回路 | |
| JP3473746B2 (ja) | データ送受信回路 | |
| JPH04160549A (ja) | パーソナルコンピュータシステム | |
| JPS599306Y2 (ja) | デ−タ処理装置 | |
| JP2002196953A (ja) | 追加基板及び追加基板認識方法 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JP3161370B2 (ja) | ポート兼用回路 | |
| JP2563807B2 (ja) | ダイレクトメモリアクセス制御回路 | |
| JPS63263857A (ja) | デ−タ入出力装置 | |
| JPH04170661A (ja) | マイクロプロセッサシステム | |
| JPH04273358A (ja) | Ｄｍａｃ内蔵型ワンチップマイクロコンピュータ | |
| JPH0273442A (ja) | データ処理装置 | |
| JPH03216891A (ja) | 半導体記憶装置 | |
| JPH01251132A (ja) | バッファメモリ制御装置 | |
| JPH06259174A (ja) | メモリ電源供給方法 | |
| JPH04219851A (ja) | 半導体集積回路 | |
| JPH0690879B2 (ja) | 半導体記憶装置 | |
| JPS6385832A (ja) | パリテイチエツク方式 | |
| JPH0441383B2 (ja) | ||
| JPH03266052A (ja) | 情報処理システム |