JPH03232030A - 計算装置 - Google Patents
計算装置Info
- Publication number
- JPH03232030A JPH03232030A JP2921290A JP2921290A JPH03232030A JP H03232030 A JPH03232030 A JP H03232030A JP 2921290 A JP2921290 A JP 2921290A JP 2921290 A JP2921290 A JP 2921290A JP H03232030 A JPH03232030 A JP H03232030A
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、計算装置における記憶装置の制御方法に関す
る。
る。
［従来の技術］
計算装置上のプログラム記憶領域が大きく、特定のプロ
グラム命令のみでは、全ての記憶領域へ制御を移すこと
ができない場合、通常いくつかのページと呼ばれる単位
に分割して管理を行っている。そのため、同一ページ内
へ制御を移す場合と、外部ページへ制御を移す場合とて
異ったプログラム命令を実行しなければならなかった。
グラム命令のみでは、全ての記憶領域へ制御を移すこと
ができない場合、通常いくつかのページと呼ばれる単位
に分割して管理を行っている。そのため、同一ページ内
へ制御を移す場合と、外部ページへ制御を移す場合とて
異ったプログラム命令を実行しなければならなかった。
［発明が解決しようとする課題１
このため、同一ページ内へ制御を移すのか、外部ページ
へ制御を移すのかにより、プログラム命令を使いわける
必要がある。
へ制御を移すのかにより、プログラム命令を使いわける
必要がある。
また、一般的に外部ページへ制御を移す場合は同一ペー
ジ内に制御を移すのに比べて、処理時間がより多く、且
つ、プログラム命令数も増加してしまう。特にシングル
チップマイクロコンピュータにおいて、前記２つの問題
は致命的な問題となり得る。
ジ内に制御を移すのに比べて、処理時間がより多く、且
つ、プログラム命令数も増加してしまう。特にシングル
チップマイクロコンピュータにおいて、前記２つの問題
は致命的な問題となり得る。
そこで本発明は、ページという区切を任意に動かすこと
ができるようにし、ページ構成を採っている計算装置で
あるにもかかわらず、ページを殆んど意識する必要がな
くなるようにしたものである。本発明の目的とするとこ
ろは、計算装置のハードウェアシステムに負荷をかける
ことなく、且つ、ソフトウェアの開発を容易にするとこ
ろにある。
ができるようにし、ページ構成を採っている計算装置で
あるにもかかわらず、ページを殆んど意識する必要がな
くなるようにしたものである。本発明の目的とするとこ
ろは、計算装置のハードウェアシステムに負荷をかける
ことなく、且つ、ソフトウェアの開発を容易にするとこ
ろにある。
［課題を解決するための手段］
本発明の計算装置は、
少な（ともプログラム命令を記憶する記憶装置と、
前記記憶装置に格納されたプログラム命令に従って実行
される中央処理装置と、 前記記憶装置の特定の位置を指定するためにメモリアド
レスを記憶するプログラムカウンタと、前記プログラム
カウンタから出力されるメモリアドレスを前記中央処理
装置からの指定に基づいてメモリアドレスの変換を行う
変換装置と、前配記、憶装置は、前記プログラムカウン
タおよび、前記変換装置から出力されるメモリアドレス
によって指定された特定位置の記憶データを前記中央処
理装置に供給する手段を有しており、前記中央処理装置
は、前記記憶装置に格納されたプログラム命令に従って
前記プログラムカウンタおよび、前記変換装置を制御す
ることを特徴とする。
される中央処理装置と、 前記記憶装置の特定の位置を指定するためにメモリアド
レスを記憶するプログラムカウンタと、前記プログラム
カウンタから出力されるメモリアドレスを前記中央処理
装置からの指定に基づいてメモリアドレスの変換を行う
変換装置と、前配記、憶装置は、前記プログラムカウン
タおよび、前記変換装置から出力されるメモリアドレス
によって指定された特定位置の記憶データを前記中央処
理装置に供給する手段を有しており、前記中央処理装置
は、前記記憶装置に格納されたプログラム命令に従って
前記プログラムカウンタおよび、前記変換装置を制御す
ることを特徴とする。
［作 用］
本発明の構成によれば、中央処理装置から出力される初
期出力により、プログラムカウンタは、初期メモリアド
レスを出力し、変換装置を通過して記憶装置の特定の位
置アドレスを指定する。
期出力により、プログラムカウンタは、初期メモリアド
レスを出力し、変換装置を通過して記憶装置の特定の位
置アドレスを指定する。
記憶装置は、プログラムカウンタおよび、変換装置によ
り、指定されたメモリアドレスのプログラム命令を中央
処理装置に供給する。
り、指定されたメモリアドレスのプログラム命令を中央
処理装置に供給する。
中央処理装置は、このプログラム命令により、プログラ
ムカウンタおよび、変換装置を制御する。
ムカウンタおよび、変換装置を制御する。
［実 施 例］
第１図は、本発明の計算装置を示すブロック図である。
初期状態においては、１０２のプログラムカウンタは１
００Ｎを出力し、１０３の変換装置も１００Ｈを出力し
ている。これにより、１０４の記憶装置へは１００Ｈの
アドレスが指定され、１０４の記憶装置からは、１００
．のアドレスの内容が１０１の中央処理装置へ出力され
る。
００Ｎを出力し、１０３の変換装置も１００Ｈを出力し
ている。これにより、１０４の記憶装置へは１００Ｈの
アドレスが指定され、１０４の記憶装置からは、１００
．のアドレスの内容が１０１の中央処理装置へ出力され
る。
１０１の中央処理装置は、１０４の記憶装置から得たプ
ログラム命令により、ｌｏｔの中央処理装置の動作が決
定される。通常動作時、１０１の中央処理装置は、１０
２のプログラムカウンタにアドレスを供給し、１０３の
変換回路を通過して、１０４の記憶装置アドレスが指定
される。これにより次なる１０１の中央処理装置に対す
るプログラム命令が決定する。
ログラム命令により、ｌｏｔの中央処理装置の動作が決
定される。通常動作時、１０１の中央処理装置は、１０
２のプログラムカウンタにアドレスを供給し、１０３の
変換回路を通過して、１０４の記憶装置アドレスが指定
される。これにより次なる１０１の中央処理装置に対す
るプログラム命令が決定する。
以上の動作を繰り返すことにより、１０４の記憶装置に
格納されたプログラム命令は、１０１の中央処理装置を
動作させ続ける。
格納されたプログラム命令は、１０１の中央処理装置を
動作させ続ける。
また、１０４の記憶装置に格納されたプログラム命令に
より、１０１の中央処理装置は、１０２のプログラムカ
ウンタを制御すると同時に、１０３の変換装置も制御す
る。これにより、今までデータを単に通過させていた１
０３の変換装置は、１０２のプログラムカウンタから得
られるデータを変換し、１０４の記憶装置のアドレスを
指定するようになる。
より、１０１の中央処理装置は、１０２のプログラムカ
ウンタを制御すると同時に、１０３の変換装置も制御す
る。これにより、今までデータを単に通過させていた１
０３の変換装置は、１０２のプログラムカウンタから得
られるデータを変換し、１０４の記憶装置のアドレスを
指定するようになる。
第２図は、第１図１０３の変換回路を示した回路図であ
る６２０１〜２０３はそれぞれＡとＢの入力を加算し、
Ｓへ出力する加算器である。もしＡとＢの入力が共に７
（＝Ｈｉ ｇｈ）であるとＳ出力はＯ（＝Ｌｏｗ）と
なり、ＣＡに１（＝Ｈｉｇｈ）を出力する。
る６２０１〜２０３はそれぞれＡとＢの入力を加算し、
Ｓへ出力する加算器である。もしＡとＢの入力が共に７
（＝Ｈｉ ｇｈ）であるとＳ出力はＯ（＝Ｌｏｗ）と
なり、ＣＡに１（＝Ｈｉｇｈ）を出力する。
この加算器を１０個直列に接続することにより、１０ビ
ツトのアドレスを変換することができる。
ツトのアドレスを変換することができる。
初期状態においては、第１図１０２のプログラムカウン
タは１００Ｈを出力し、この値がＡＯ〜Ａ９に入力され
、また、ＢＯ〜Ｂ９にはＯＨが入力される。これにより
、５ｏ−３９はプログラムカウンタの値１００Ｈをその
まま出力する。
タは１００Ｈを出力し、この値がＡＯ〜Ａ９に入力され
、また、ＢＯ〜Ｂ９にはＯＨが入力される。これにより
、５ｏ−３９はプログラムカウンタの値１００Ｈをその
まま出力する。
次に、１０２のプログラムカウンタから出力された種々
のアドレス信号はＢＯ〜Ｂ９がＯＨであるため、そのま
ま、ＡＯ−Ａ９の入力状態がＳＯ〜Ｓ９へ出力される。
のアドレス信号はＢＯ〜Ｂ９がＯＨであるため、そのま
ま、ＡＯ−Ａ９の入力状態がＳＯ〜Ｓ９へ出力される。
次に第１図１０１の中央処理装置は、ＢＯ−ＢＯの入力
に特定の値を供給すると、第２図の回路は、ＡＯ−Ａ９
人力と８０〜８９人力を加算し、これをＳＯ〜Ｓ９へ出
力する。
に特定の値を供給すると、第２図の回路は、ＡＯ−Ａ９
人力と８０〜８９人力を加算し、これをＳＯ〜Ｓ９へ出
力する。
以上により、変換装置は第１図１０４の記憶装置に対し
て新たなアドレス指定するようになる。
て新たなアドレス指定するようになる。
第３図は１０３の変換装置の動作を示すタイミングチャ
ートである。
ートである。
初期状態において、ＡＯ〜Ａ９は１００Ｈ，ＢＯ〜Ｂ９
はＯＨとなっており、ＳＯ〜Ｓｌｌの出力は１００Ｎで
ある。
はＯＨとなっており、ＳＯ〜Ｓｌｌの出力は１００Ｎで
ある。
プログラムの動作が開始されると、ＡＯ−Ａ９および５
ｏ−Ｓ９は１００Ｈ〜ＩＦＦＨの範囲で変化する。また
、新たにページの設定をＯＨとすると、第１図１０２の
プログラムカウンタの上位４ビツトがＯＨに設定されＡ
Ｏ−Ａ９および、ＳＯ〜Ｓ９は０Ｈ−ＦＦ、４の範囲で
変化する。
ｏ−Ｓ９は１００Ｈ〜ＩＦＦＨの範囲で変化する。また
、新たにページの設定をＯＨとすると、第１図１０２の
プログラムカウンタの上位４ビツトがＯＨに設定されＡ
Ｏ−Ａ９および、ＳＯ〜Ｓ９は０Ｈ−ＦＦ、４の範囲で
変化する。
次にＢＯ−ＢＯの入力をここでは７Ｆ、とすると、ＡＯ
〜Ａ９は、０．４〜ＦＦ、の範囲で変化するが、５ｏ−
５９の出力については、７Ｆ、〜１７Ｆ、の範囲で変化
する。
〜Ａ９は、０．４〜ＦＦ、の範囲で変化するが、５ｏ−
５９の出力については、７Ｆ、〜１７Ｆ、の範囲で変化
する。
ＳＯ〜Ｓ９の出力結果が第１図１０４の記憶装置に供給
されるため、第１図１０１の中央処理装置は、Ｏ，−Ｆ
Ｆ、アドレス空間を動作しているようであるが、実際は
７Ｆ、−１７ＦＨ間のアドレスを動作していることにな
る。
されるため、第１図１０１の中央処理装置は、Ｏ，−Ｆ
Ｆ、アドレス空間を動作しているようであるが、実際は
７Ｆ、−１７ＦＨ間のアドレスを動作していることにな
る。
第４図は、第１図１０４の記憶装置の構成を示した図で
ある。この記憶装置は、１０２４Ｘ １２ビツトの容量
をもち、２５６ｘ１２ビツト毎に１６のページに分けて
第１図１０１の中央処理装置は管理している。
ある。この記憶装置は、１０２４Ｘ １２ビツトの容量
をもち、２５６ｘ１２ビツト毎に１６のページに分けて
第１図１０１の中央処理装置は管理している。
本発明の計算装置が動作を開始すると、まず初期アドレ
スとして、１００Ｈのアドレスが第１図１０２のプログ
ラムカウンタ、および第１図１０３の変換装置により指
定される。このアドレス内に格納されたプログラム命令
が第１図１０１の中央処理装置に供給され、記憶装置内
の４０２の範囲が実行される。
スとして、１００Ｈのアドレスが第１図１０２のプログ
ラムカウンタ、および第１図１０３の変換装置により指
定される。このアドレス内に格納されたプログラム命令
が第１図１０１の中央処理装置に供給され、記憶装置内
の４０２の範囲が実行される。
次に、第１図１０１の中央処理装置が、第１図１０２の
プログラムカウンタを制御し、０ページが設定されると
、今度は４０１の範囲が実行される。
プログラムカウンタを制御し、０ページが設定されると
、今度は４０１の範囲が実行される。
次に、第１図１０１の中央処理装置が、第１図１０３の
変換装置を制御し、ここで７Ｆ□を供給すると、今度は
４０５の範囲が実行される。
変換装置を制御し、ここで７Ｆ□を供給すると、今度は
４０５の範囲が実行される。
以上により、第１図１０１の中央処理装置は、０ベージ
を実行しているにすぎないが、第１図１０３の変換装置
を制御することにより、実際は第１図１０４のＯベージ
と１ページの間をページ設定を行うことなしに実行させ
ることができる。
を実行しているにすぎないが、第１図１０３の変換装置
を制御することにより、実際は第１図１０４のＯベージ
と１ページの間をページ設定を行うことなしに実行させ
ることができる。
［発明の効果］
以上述べたように、本発明によれば、記憶装置のページ
をまたいでしまうような場合でも、予め１つの命令を実
行しておくことにより、ページ間の境界を移動させてし
まい、ページ間の移行を容易にする。
をまたいでしまうような場合でも、予め１つの命令を実
行しておくことにより、ページ間の境界を移動させてし
まい、ページ間の移行を容易にする。
特にシングルチップマイクロコンピュータなどの小規模
なシステムにおいては、ページ間を頻繁に往復するよう
な場合、プログラム容量および、実行時間の削減が大い
に期待でき、高速かつ、少ないプログラム命令数で効率
の良いプログラミングを可能にする６
なシステムにおいては、ページ間を頻繁に往復するよう
な場合、プログラム容量および、実行時間の削減が大い
に期待でき、高速かつ、少ないプログラム命令数で効率
の良いプログラミングを可能にする６
第１図は、本発明の構成を示すブロック図である。第２
図は、変換装置を示す回路図である。第３区は、変換装
置の動作を示すタイミングチャートである。第４図は、
記憶装置の構成を示す図である。 １０１ ・ ・ ・ ・ ・ １０２ ・ ・ ・ ・ ・ １０３ ・ ・ ・ ・ ・ １０４・・・自 ２０１〜２０３ ４０１ ・ ・ ・ ・ ４０２ ・ ・ ・ ・ ・ ４０３ ・ ・ ・ ・ ・ ４０４ ・ ・ ・ ・ ・ ４０５ ・ ・ ・ ・ ・ ・中央処理装置 ・プログラムカウンタ ・変換装置 ・記憶装置 ・加算器 ・記憶装置のＯページ領域 記憶装置の１ページ領域 ・記憶装置の２ページ領域 記憶装置の３ページ領域 ・記憶装置の変換された領域 以上
図は、変換装置を示す回路図である。第３区は、変換装
置の動作を示すタイミングチャートである。第４図は、
記憶装置の構成を示す図である。 １０１ ・ ・ ・ ・ ・ １０２ ・ ・ ・ ・ ・ １０３ ・ ・ ・ ・ ・ １０４・・・自 ２０１〜２０３ ４０１ ・ ・ ・ ・ ４０２ ・ ・ ・ ・ ・ ４０３ ・ ・ ・ ・ ・ ４０４ ・ ・ ・ ・ ・ ４０５ ・ ・ ・ ・ ・ ・中央処理装置 ・プログラムカウンタ ・変換装置 ・記憶装置 ・加算器 ・記憶装置のＯページ領域 記憶装置の１ページ領域 ・記憶装置の２ページ領域 記憶装置の３ページ領域 ・記憶装置の変換された領域 以上
Claims (1)
- 【特許請求の範囲】 少なくともプログラム命令を記憶する記憶装置と、 前記記憶装置に格納されたプログラム命令に従って実行
される中央処理装置と、 前記記憶装置の特定の位置を指定するためにメモリアド
レスを記憶するプログラムカウンタと、前記プログラム
カウンタから出力されるメモリアドレスを前記中央処理
装置からの指定に基づいてメモリアドレスの変換を行う
変換装置と、前記記憶装置は、前記プログラムカウンタ
および、前記変換装置から出力されるメモリアドレスに
よって指定された特定位置の記憶データを前記中央処理
装置に供給する手段を有しており、前記中央処理装置は
、前記記憶装置に格納されたプログラム命令に従って前
記プログラムカウンタおよび、前記変換装置を制御する
ことを特徴とする計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2921290A JPH03232030A (ja) | 1990-02-08 | 1990-02-08 | 計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2921290A JPH03232030A (ja) | 1990-02-08 | 1990-02-08 | 計算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232030A true JPH03232030A (ja) | 1991-10-16 |
Family
ID=12269888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2921290A Pending JPH03232030A (ja) | 1990-02-08 | 1990-02-08 | 計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232030A (ja) |
-
1990
- 1990-02-08 JP JP2921290A patent/JPH03232030A/ja active Pending
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