JPH03232030A - Computer - Google Patents

Computer

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Publication number
JPH03232030A
JPH03232030A JP2921290A JP2921290A JPH03232030A JP H03232030 A JPH03232030 A JP H03232030A JP 2921290 A JP2921290 A JP 2921290A JP 2921290 A JP2921290 A JP 2921290A JP H03232030 A JPH03232030 A JP H03232030A
Authority
JP
Japan
Prior art keywords
processing unit
central processing
storage device
program counter
program
Prior art date
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Pending
Application number
JP2921290A
Other languages
Japanese (ja)
Inventor
Hiroyuki Kubo
裕之 久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH03232030A publication Critical patent/JPH03232030A/en
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Abstract

PURPOSE:To efficiently perform programming by supplying storage data at a designated specific position from a storage device to a central processing unit, and controlling a program counter and a converter with the central processing unit according to a program instruction stored in the storage device. CONSTITUTION:The program counter 102 outputs an initial memory address based on initial output outputted from the central processing unit 101, and designates the specific position address of the storage device 104 passing through the converter 104. The storage device 104 supplies the program instruction of a designated memory address to the central processing unit 101 with the program counter 102 and the converter 103. The central processing unit 101 controls the program counter 102 and the converter 103 according to the program instruction. Thereby, it is possible to facilitate the development of software without applying a load on the hardware system of a computer and to efficiently perform the programming.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、計算装置における記憶装置の制御方法に関す
る。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of controlling a storage device in a computing device.

[従来の技術] 計算装置上のプログラム記憶領域が大きく、特定のプロ
グラム命令のみでは、全ての記憶領域へ制御を移すこと
ができない場合、通常いくつかのページと呼ばれる単位
に分割して管理を行っている。そのため、同一ページ内
へ制御を移す場合と、外部ページへ制御を移す場合とて
異ったプログラム命令を実行しなければならなかった。
[Prior Art] When the program storage area on a computing device is large and control cannot be transferred to all storage areas using only specific program instructions, it is usually managed by dividing the program into several units called pages. ing. Therefore, different program instructions had to be executed when transferring control within the same page and when transferring control to an external page.

[発明が解決しようとする課題1 このため、同一ページ内へ制御を移すのか、外部ページ
へ制御を移すのかにより、プログラム命令を使いわける
必要がある。
[Problem to be Solved by the Invention 1] Therefore, it is necessary to use different program instructions depending on whether control is transferred to the same page or to an external page.

また、一般的に外部ページへ制御を移す場合は同一ペー
ジ内に制御を移すのに比べて、処理時間がより多く、且
つ、プログラム命令数も増加してしまう。特にシングル
チップマイクロコンピュータにおいて、前記2つの問題
は致命的な問題となり得る。
Furthermore, in general, when control is transferred to an external page, processing time is longer and the number of program instructions is increased compared to when control is transferred within the same page. Especially in single-chip microcomputers, the above two problems can be fatal.

そこで本発明は、ページという区切を任意に動かすこと
ができるようにし、ページ構成を採っている計算装置で
あるにもかかわらず、ページを殆んど意識する必要がな
くなるようにしたものである。本発明の目的とするとこ
ろは、計算装置のハードウェアシステムに負荷をかける
ことなく、且つ、ソフトウェアの開発を容易にするとこ
ろにある。
Therefore, the present invention makes it possible to move the divisions called pages arbitrarily, so that there is almost no need to be aware of the pages, even though the computing device has a page structure. An object of the present invention is to facilitate software development without placing a load on the hardware system of a computing device.

[課題を解決するための手段] 本発明の計算装置は、 少な(ともプログラム命令を記憶する記憶装置と、 前記記憶装置に格納されたプログラム命令に従って実行
される中央処理装置と、 前記記憶装置の特定の位置を指定するためにメモリアド
レスを記憶するプログラムカウンタと、前記プログラム
カウンタから出力されるメモリアドレスを前記中央処理
装置からの指定に基づいてメモリアドレスの変換を行う
変換装置と、前配記、憶装置は、前記プログラムカウン
タおよび、前記変換装置から出力されるメモリアドレス
によって指定された特定位置の記憶データを前記中央処
理装置に供給する手段を有しており、前記中央処理装置
は、前記記憶装置に格納されたプログラム命令に従って
前記プログラムカウンタおよび、前記変換装置を制御す
ることを特徴とする。
[Means for Solving the Problems] A computing device of the present invention comprises: a storage device that stores program instructions; a central processing unit that executes according to the program instructions stored in the storage device; a program counter that stores a memory address to designate a specific location; a conversion device that converts a memory address output from the program counter based on a designation from the central processing unit; , the storage device has means for supplying storage data at a specific location specified by the program counter and the memory address output from the conversion device to the central processing unit, and the central processing unit The program counter and the conversion device are controlled according to program instructions stored in a storage device.

[作 用] 本発明の構成によれば、中央処理装置から出力される初
期出力により、プログラムカウンタは、初期メモリアド
レスを出力し、変換装置を通過して記憶装置の特定の位
置アドレスを指定する。
[Function] According to the configuration of the present invention, the initial output output from the central processing unit causes the program counter to output an initial memory address, which passes through the conversion device and specifies a specific location address in the storage device. .

記憶装置は、プログラムカウンタおよび、変換装置によ
り、指定されたメモリアドレスのプログラム命令を中央
処理装置に供給する。
The storage device supplies a program instruction at a designated memory address to the central processing unit using a program counter and a conversion device.

中央処理装置は、このプログラム命令により、プログラ
ムカウンタおよび、変換装置を制御する。
The central processing unit controls the program counter and the conversion device based on the program instructions.

[実 施 例] 第1図は、本発明の計算装置を示すブロック図である。[Example] FIG. 1 is a block diagram showing a computing device of the present invention.

初期状態においては、102のプログラムカウンタは1
00Nを出力し、103の変換装置も100Hを出力し
ている。これにより、104の記憶装置へは100Hの
アドレスが指定され、104の記憶装置からは、100
.のアドレスの内容が101の中央処理装置へ出力され
る。
In the initial state, the program counter of 102 is 1.
It outputs 00N, and the converter 103 also outputs 100H. As a result, the address 100H is specified to the storage device 104, and the address 100H is specified from the storage device 104.
.. The contents of the address are output to the central processing unit 101.

101の中央処理装置は、104の記憶装置から得たプ
ログラム命令により、lotの中央処理装置の動作が決
定される。通常動作時、101の中央処理装置は、10
2のプログラムカウンタにアドレスを供給し、103の
変換回路を通過して、104の記憶装置アドレスが指定
される。これにより次なる101の中央処理装置に対す
るプログラム命令が決定する。
The operation of the central processing unit 101 is determined by the program instructions obtained from the storage device 104. During normal operation, the central processing unit of 101 has 10
The address is supplied to the program counter 2, passes through a conversion circuit 103, and a storage device address 104 is designated. This determines the next program command for the central processing unit 101.

以上の動作を繰り返すことにより、104の記憶装置に
格納されたプログラム命令は、101の中央処理装置を
動作させ続ける。
By repeating the above operations, the program instructions stored in the storage device 104 continue to operate the central processing unit 101.

また、104の記憶装置に格納されたプログラム命令に
より、101の中央処理装置は、102のプログラムカ
ウンタを制御すると同時に、103の変換装置も制御す
る。これにより、今までデータを単に通過させていた1
03の変換装置は、102のプログラムカウンタから得
られるデータを変換し、104の記憶装置のアドレスを
指定するようになる。
Further, according to the program instructions stored in the storage device 104, the central processing unit 101 controls the program counter 102 and also controls the conversion device 103 at the same time. This allows the 1
The conversion device 03 converts the data obtained from the program counter 102 and specifies the address of the storage device 104.

第2図は、第1図103の変換回路を示した回路図であ
る6201〜203はそれぞれAとBの入力を加算し、
Sへ出力する加算器である。もしAとBの入力が共に7
 (=Hi gh)であるとS出力はO(=Low)と
なり、CAに1(=High)を出力する。
FIG. 2 is a circuit diagram showing the conversion circuit 103 in FIG. 1. 6201 to 203 each add the inputs of A and B,
This is an adder that outputs to S. If the inputs of A and B are both 7
(=High), the S output becomes O (=Low) and outputs 1 (=High) to CA.

この加算器を10個直列に接続することにより、10ビ
ツトのアドレスを変換することができる。
By connecting 10 of these adders in series, a 10-bit address can be converted.

初期状態においては、第1図102のプログラムカウン
タは100Hを出力し、この値がAO〜A9に入力され
、また、BO〜B9にはOHが入力される。これにより
、5o−39はプログラムカウンタの値100Hをその
まま出力する。
In the initial state, the program counter 102 in FIG. 1 outputs 100H, this value is input to AO to A9, and OH is input to BO to B9. As a result, 5o-39 outputs the program counter value 100H as is.

次に、102のプログラムカウンタから出力された種々
のアドレス信号はBO〜B9がOHであるため、そのま
ま、AO−A9の入力状態がSO〜S9へ出力される。
Next, since BO to B9 of the various address signals output from the program counter 102 are OH, the input state of AO-A9 is directly output to SO to S9.

次に第1図101の中央処理装置は、BO−BOの入力
に特定の値を供給すると、第2図の回路は、AO−A9
人力と80〜89人力を加算し、これをSO〜S9へ出
力する。
Next, when the central processing unit 101 of FIG. 1 supplies a specific value to the input of BO-BO, the circuit of FIG.
Add the human power and 80 to 89 human power and output this to SO to S9.

以上により、変換装置は第1図104の記憶装置に対し
て新たなアドレス指定するようになる。
As a result of the above, the conversion device specifies a new address for the storage device 104 in FIG.

第3図は103の変換装置の動作を示すタイミングチャ
ートである。
FIG. 3 is a timing chart showing the operation of the conversion device 103.

初期状態において、AO〜A9は100H,BO〜B9
はOHとなっており、SO〜Sllの出力は100Nで
ある。
In the initial state, AO to A9 are 100H, BO to B9
is OH, and the output of SO to Sll is 100N.

プログラムの動作が開始されると、AO−A9および5
o−S9は100H〜IFFHの範囲で変化する。また
、新たにページの設定をOHとすると、第1図102の
プログラムカウンタの上位4ビツトがOHに設定されA
O−A9および、SO〜S9は0H−FF、4の範囲で
変化する。
When the program starts running, AO-A9 and 5
o-S9 varies in the range of 100H to IFFH. Also, if the page setting is newly set to OH, the upper 4 bits of the program counter in Figure 1 102 will be set to OH.
O-A9 and SO-S9 vary in the range of 0H-FF, 4.

次にBO−BOの入力をここでは7F、とすると、AO
〜A9は、0.4〜FF、の範囲で変化するが、5o−
59の出力については、7F、〜17F、の範囲で変化
する。
Next, if the input of BO-BO is 7F here, then AO
~A9 varies in the range of 0.4 to FF, but 5o-
The output of 59 varies in the range of 7F to 17F.

SO〜S9の出力結果が第1図104の記憶装置に供給
されるため、第1図101の中央処理装置は、O,−F
F、アドレス空間を動作しているようであるが、実際は
7F、−17FH間のアドレスを動作していることにな
る。
Since the output results of SO to S9 are supplied to the storage device 104 in FIG. 1, the central processing unit 101 in FIG.
Although it appears to be operating in the F address space, it is actually operating in addresses between 7F and -17FH.

第4図は、第1図104の記憶装置の構成を示した図で
ある。この記憶装置は、1024X 12ビツトの容量
をもち、256x12ビツト毎に16のページに分けて
第1図101の中央処理装置は管理している。
FIG. 4 is a diagram showing the configuration of the storage device 104 in FIG. 1. This storage device has a capacity of 1024 x 12 bits, and is divided into 16 pages of 256 x 12 bits, which are managed by the central processing unit 101 in FIG.

本発明の計算装置が動作を開始すると、まず初期アドレ
スとして、100Hのアドレスが第1図102のプログ
ラムカウンタ、および第1図103の変換装置により指
定される。このアドレス内に格納されたプログラム命令
が第1図101の中央処理装置に供給され、記憶装置内
の402の範囲が実行される。
When the computing device of the present invention starts operating, the address 100H is specified as an initial address by the program counter 102 in FIG. 1 and the conversion device 103 in FIG. 1. The program instructions stored within this address are provided to the central processing unit of FIG. 1 101 and the range 402 within the storage device is executed.

次に、第1図101の中央処理装置が、第1図102の
プログラムカウンタを制御し、0ページが設定されると
、今度は401の範囲が実行される。
Next, the central processing unit 101 in FIG. 1 controls the program counter 102 in FIG. 1, and when page 0 is set, the range 401 is executed.

次に、第1図101の中央処理装置が、第1図103の
変換装置を制御し、ここで7F□を供給すると、今度は
405の範囲が実行される。
Next, the central processing unit 101 in FIG. 1 controls the conversion device 103 in FIG. 1 and supplies 7F□, and this time the range 405 is executed.

以上により、第1図101の中央処理装置は、0ベージ
を実行しているにすぎないが、第1図103の変換装置
を制御することにより、実際は第1図104のOベージ
と1ページの間をページ設定を行うことなしに実行させ
ることができる。
As described above, the central processing unit 101 in FIG. 1 only executes 0 pages, but by controlling the conversion device 103 in FIG. You can run the interval without having to configure the page settings.

[発明の効果] 以上述べたように、本発明によれば、記憶装置のページ
をまたいでしまうような場合でも、予め1つの命令を実
行しておくことにより、ページ間の境界を移動させてし
まい、ページ間の移行を容易にする。
[Effects of the Invention] As described above, according to the present invention, even when pages in a storage device are to be crossed, the boundary between pages can be moved by executing one instruction in advance. to facilitate transitions between pages.

特にシングルチップマイクロコンピュータなどの小規模
なシステムにおいては、ページ間を頻繁に往復するよう
な場合、プログラム容量および、実行時間の削減が大い
に期待でき、高速かつ、少ないプログラム命令数で効率
の良いプログラミングを可能にする6
Particularly in small-scale systems such as single-chip microcomputers, where there is frequent reciprocation between pages, a significant reduction in program capacity and execution time can be expected, resulting in high-speed, efficient programming with a small number of program instructions. 6.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明の構成を示すブロック図である。第2
図は、変換装置を示す回路図である。第3区は、変換装
置の動作を示すタイミングチャートである。第4図は、
記憶装置の構成を示す図である。 101 ・ ・ ・ ・ ・ 102  ・ ・ ・ ・ ・ 103  ・ ・ ・ ・ ・ 104・・・自 201〜203 401  ・ ・ ・ ・ 402 ・ ・ ・ ・ ・ 403 ・ ・ ・ ・ ・ 404 ・ ・ ・ ・ ・ 405 ・ ・ ・ ・ ・ ・中央処理装置 ・プログラムカウンタ ・変換装置 ・記憶装置 ・加算器 ・記憶装置のOページ領域 記憶装置の1ページ領域 ・記憶装置の2ページ領域 記憶装置の3ページ領域 ・記憶装置の変換された領域 以上
FIG. 1 is a block diagram showing the configuration of the present invention. Second
The figure is a circuit diagram showing a conversion device. The third section is a timing chart showing the operation of the conversion device. Figure 4 shows
FIG. 3 is a diagram showing the configuration of a storage device. 101 ・ ・ ・ ・ ・ 102 ・ ・ ・ ・ ・ 103 ・ ・ ・ ・ 104...Self 201 to 203 401 ・ ・ ・ ・ 402 ・ ・ ・ ・ ・ 403 ・ ・ ・ ・ 404 ・ ・ ・ ・ ・ 405・ ・ ・ ・ ・ ・Central processing unit・Program counter・Converter・Storage device・Adder・O page area of storage device 1 page area of storage device・2 page area of storage device 3 page area of storage device・Storage device More than the transformed area of

Claims (1)

【特許請求の範囲】 少なくともプログラム命令を記憶する記憶装置と、 前記記憶装置に格納されたプログラム命令に従って実行
される中央処理装置と、 前記記憶装置の特定の位置を指定するためにメモリアド
レスを記憶するプログラムカウンタと、前記プログラム
カウンタから出力されるメモリアドレスを前記中央処理
装置からの指定に基づいてメモリアドレスの変換を行う
変換装置と、前記記憶装置は、前記プログラムカウンタ
および、前記変換装置から出力されるメモリアドレスに
よって指定された特定位置の記憶データを前記中央処理
装置に供給する手段を有しており、前記中央処理装置は
、前記記憶装置に格納されたプログラム命令に従って前
記プログラムカウンタおよび、前記変換装置を制御する
ことを特徴とする計算装置。
[Scope of Claims] A storage device that stores at least program instructions; a central processing unit that executes according to the program instructions stored in the storage device; and a memory address that stores a memory address for specifying a specific location in the storage device. a program counter that converts a memory address output from the program counter based on a designation from the central processing unit; and means for supplying storage data at a specific location designated by a memory address to the central processing unit, and the central processing unit stores the program counter and the A computing device that controls a conversion device.
JP2921290A 1990-02-08 1990-02-08 Computer Pending JPH03232030A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2921290A JPH03232030A (en) 1990-02-08 1990-02-08 Computer

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