JPH03147035A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH03147035A JPH03147035A JP28309689A JP28309689A JPH03147035A JP H03147035 A JPH03147035 A JP H03147035A JP 28309689 A JP28309689 A JP 28309689A JP 28309689 A JP28309689 A JP 28309689A JP H03147035 A JPH03147035 A JP H03147035A
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- 238000012546 transfer Methods 0.000 claims abstract description 9
- 230000003139 buffering effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 abstract description 2
- 238000013500 data storage Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶装置から決められた数のメモリデータ
を連続的に読み出すデータ処理システムにおいて、メモ
リアクセスの競合を削減してメモリシステムのスループ
ットの向上及びメモリアクセス時間を高速化するメモリ
制御方式に関する。
を連続的に読み出すデータ処理システムにおいて、メモ
リアクセスの競合を削減してメモリシステムのスループ
ットの向上及びメモリアクセス時間を高速化するメモリ
制御方式に関する。
主記憶装置で処理するメモリアクセス要求は、プロセッ
サからのメモリアクセス要求と主記憶装置内部で発生す
るメモリアクセス要求に太き（分類できる。後者の主記
憶装置内部で発生するメモリアクセス要求としてはグイ
ナミソクメモリ素子のリフレッシュ要求やメモリ故障の
パトロールチエツクに伴うメモリ読み出し要求やメモリ
書き込み動作を高速化するための主記憶装置に設ヱした
ストアバッファからのメモリ書き込み要求等がある。
サからのメモリアクセス要求と主記憶装置内部で発生す
るメモリアクセス要求に太き（分類できる。後者の主記
憶装置内部で発生するメモリアクセス要求としてはグイ
ナミソクメモリ素子のリフレッシュ要求やメモリ故障の
パトロールチエツクに伴うメモリ読み出し要求やメモリ
書き込み動作を高速化するための主記憶装置に設ヱした
ストアバッファからのメモリ書き込み要求等がある。
これらの主記憶ｇｌ内部のメモリアクセス要求はプロセ
ッサのメモリアクセス要求と競合するので従来は、プロ
セッサのメモリアクセス要求と上記の主記憶装置内部の
メモリアクセス要求を予め指定された優先度に従って競
合しないように整理することにより実行していた。
ッサのメモリアクセス要求と競合するので従来は、プロ
セッサのメモリアクセス要求と上記の主記憶装置内部の
メモリアクセス要求を予め指定された優先度に従って競
合しないように整理することにより実行していた。
Ｃ発明が解決しようとする課題３
しかしながら、前記の方法では、プロセッサのメモリア
クセス要求が主記憶装置内のメモリアクセス動作と衝突
する場合には待ち合わせが発生し、メモリシステムのス
ルーブツトの低下及ヒフロセソサからのメモリアクセス
時間が増加するという欠点があった。
クセス要求が主記憶装置内のメモリアクセス動作と衝突
する場合には待ち合わせが発生し、メモリシステムのス
ルーブツトの低下及ヒフロセソサからのメモリアクセス
時間が増加するという欠点があった。
本発明の目的は前記のような問題点を改善し、プロセッ
サからのメモリアクセス要求と主記憶装置内部のメモリ
アクセス要求との競合の発生確率を低減し、メモリシス
テム全体のスループットの向上及びプロセッサからのメ
モリアクセス時間を高速化できるメモリ制御方式を提供
することにある。
サからのメモリアクセス要求と主記憶装置内部のメモリ
アクセス要求との競合の発生確率を低減し、メモリシス
テム全体のスループットの向上及びプロセッサからのメ
モリアクセス時間を高速化できるメモリ制御方式を提供
することにある。
〔課題を解決するだめの手段〕
プロセッサからのメモリアクセス要求と主記憶装置内部
のメモリアクセス要求との競合の発生確率をイ巴滅する
ため、本発明では、主記憶装置から決められた数のメモ
リデータを連続的に読み出すデータ処理システムのメモ
リ制御方式において、主記憶装置にプロセッサからのメ
モリデータの連続読み出し要求を検出する手段と、プロ
セッサへのデータ転送と並列に、メモリから決められた
数のデータを連続的に読み出す手段と、メモリから読み
出したデータをバッファリングする手段及び複数のメモ
リアクセス要求を一時的に保留する手段を備え、メモリ
データの連続読み出し要求を検出した場合には、メモリ
から決められた数のデータを順次読み出して前記バッフ
ァリング手段に格納し、決められた数のメモリデータを
バッファリング手段に格納し終ると、これを契機に主記
憶装置内に保留されていたメモリアクセス動作を開始す
るようにしたものである。
のメモリアクセス要求との競合の発生確率をイ巴滅する
ため、本発明では、主記憶装置から決められた数のメモ
リデータを連続的に読み出すデータ処理システムのメモ
リ制御方式において、主記憶装置にプロセッサからのメ
モリデータの連続読み出し要求を検出する手段と、プロ
セッサへのデータ転送と並列に、メモリから決められた
数のデータを連続的に読み出す手段と、メモリから読み
出したデータをバッファリングする手段及び複数のメモ
リアクセス要求を一時的に保留する手段を備え、メモリ
データの連続読み出し要求を検出した場合には、メモリ
から決められた数のデータを順次読み出して前記バッフ
ァリング手段に格納し、決められた数のメモリデータを
バッファリング手段に格納し終ると、これを契機に主記
憶装置内に保留されていたメモリアクセス動作を開始す
るようにしたものである。
本発明では、メモリデータの連ＮＥｆｉみ出し要求を検
出した場合に、メモリから読み出されたデータを、主記
憶装置内のバッファリング手段を介してプロセッサへの
データ転送処理を実行中に、これと並行して前記メモリ
から順次読み出したデータを前記バッファリング手段へ
所定数格納し終ると、これを契機に主記憶装置内に保留
されていたメモリアクセス動作を開始する。このため、
プロセッサへのデータ転送処理時間がメモリ読み出しデ
ータのバッファ格納処理時間よりも長い場合には、メモ
リは空き状態となるため、主記憶装置内に一時的に保留
しているメモリアクセス要求を実行しても、プロセッサ
のメモリアクセス動作にはなんら影響を与えない。この
結果、プロセッサからのメモリアクセス要求と主記憶装
置内部のメモリアクセス要求の競合の発生確率を（８Ｎ
することができるのである。
出した場合に、メモリから読み出されたデータを、主記
憶装置内のバッファリング手段を介してプロセッサへの
データ転送処理を実行中に、これと並行して前記メモリ
から順次読み出したデータを前記バッファリング手段へ
所定数格納し終ると、これを契機に主記憶装置内に保留
されていたメモリアクセス動作を開始する。このため、
プロセッサへのデータ転送処理時間がメモリ読み出しデ
ータのバッファ格納処理時間よりも長い場合には、メモ
リは空き状態となるため、主記憶装置内に一時的に保留
しているメモリアクセス要求を実行しても、プロセッサ
のメモリアクセス動作にはなんら影響を与えない。この
結果、プロセッサからのメモリアクセス要求と主記憶装
置内部のメモリアクセス要求の競合の発生確率を（８Ｎ
することができるのである。
以下、本発明の一実施例を図面により説明する。
本実施例ではメモリの連続読み出し動作における転送ワ
ード数を４ワード、主記憶装置のメモリとしてページモ
ードのグイナミソクメモリ素子（ＤＲＡＭ）を使用する
ものとし、また主記憶装置内部で発生するメモリアクセ
ス要求はメモリリフレッシュ要求であるものとする。
ード数を４ワード、主記憶装置のメモリとしてページモ
ードのグイナミソクメモリ素子（ＤＲＡＭ）を使用する
ものとし、また主記憶装置内部で発生するメモリアクセ
ス要求はメモリリフレッシュ要求であるものとする。
第１図は本発明の一実施例の構成図である。
第１図において、１はプロセッサ、２は主記憶装置、３
はメモリ （ＤＲＡＭ） 、４はハス、５はバスインタ
フェース回路、６はリードバッファ回路、７はリフレッ
シュ要求発生保持回路、８はメモリアクセス制御回路、
９はメモリアクセス要求信号、１０はメモリ制御信号、
１１はデータである。
はメモリ （ＤＲＡＭ） 、４はハス、５はバスインタ
フェース回路、６はリードバッファ回路、７はリフレッ
シュ要求発生保持回路、８はメモリアクセス制御回路、
９はメモリアクセス要求信号、１０はメモリ制御信号、
１１はデータである。
プロセッサ１は、主記憶装置に対してメモリデータの読
み出し／書き込み等、メモリアクセス要求を発生する。
み出し／書き込み等、メモリアクセス要求を発生する。
主記憶装置２は、プロセッサ１からのメモリアクセス要
求及びリフレッシュ要求発生保持回路７からのりフレッ
シュ要求によりメモリ制御する。メモリ３はデータ処理
システム内で必要な全データを保持する。バス４はプロ
セッサと主記憶装置間のメモリアクセス要求及びデータ
転送の通信手段を提供する。バスインタフェース回路５
はプロセッサからのメモリアクセス要求の検出及びデー
タ転送を制御する。リードバッファ回路６はメモリから
読み出したデータを一時的に格納する。リフレッシュ要
求発生保持回路７はメモリのデータ内容を保証するため
、規定時間毎にメモリリフレッシュ要求を発生保持する
。メモリアクセス制御回路８は、バスインタフェース回
路５またはリフレッシュ要求発生保持回路７からのメモ
リアクセス要求信号９に従って、メモリ制御信号１０を
出力してメモリ制御を実行し、メモリ連続読み出し要求
時には、メモリ素子のページモード読み出し機能を利用
して４ワードのメモリデータを高速に読み出す。
求及びリフレッシュ要求発生保持回路７からのりフレッ
シュ要求によりメモリ制御する。メモリ３はデータ処理
システム内で必要な全データを保持する。バス４はプロ
セッサと主記憶装置間のメモリアクセス要求及びデータ
転送の通信手段を提供する。バスインタフェース回路５
はプロセッサからのメモリアクセス要求の検出及びデー
タ転送を制御する。リードバッファ回路６はメモリから
読み出したデータを一時的に格納する。リフレッシュ要
求発生保持回路７はメモリのデータ内容を保証するため
、規定時間毎にメモリリフレッシュ要求を発生保持する
。メモリアクセス制御回路８は、バスインタフェース回
路５またはリフレッシュ要求発生保持回路７からのメモ
リアクセス要求信号９に従って、メモリ制御信号１０を
出力してメモリ制御を実行し、メモリ連続読み出し要求
時には、メモリ素子のページモード読み出し機能を利用
して４ワードのメモリデータを高速に読み出す。
第２図は第１図の実施例のメモリ連続読み出し時のタイ
ミング図である。
ミング図である。
以下、第１図および第２図を用いて、本発明の実施例に
よるメモリ連続読み出し動作を説明する。
よるメモリ連続読み出し動作を説明する。
（１） リフレッシュ要求発生保持回路７ではメモリ
のリフレッシュ要求を周期的に発生し、そのリフレッシ
ュ要求を、該回路７の内部の保持レジスタに登録すると
ともに、メモリアクセス制御回路８へ通知する。なお、
リフレッシュ動作はメモリ内容を保証するために必要な
動作であるが、ある規定時間内に実施すればよい。本リ
フレッシュ要求は第２図のタイミングチャートのＴ、以
前に発生し、前記保持レジスタに登録されているものと
する。
のリフレッシュ要求を周期的に発生し、そのリフレッシ
ュ要求を、該回路７の内部の保持レジスタに登録すると
ともに、メモリアクセス制御回路８へ通知する。なお、
リフレッシュ動作はメモリ内容を保証するために必要な
動作であるが、ある規定時間内に実施すればよい。本リ
フレッシュ要求は第２図のタイミングチャートのＴ、以
前に発生し、前記保持レジスタに登録されているものと
する。
（２）プロセッサ】からメモリ連続読み出し要求をバス
インタフェース回路５で検出すると、該回路５からメモ
リアクセス要求信号９がメモリアクセス制御回路８へ送
出される。このタイミングは第２図のＴ１に対応する。
インタフェース回路５で検出すると、該回路５からメモ
リアクセス要求信号９がメモリアクセス制御回路８へ送
出される。このタイミングは第２図のＴ１に対応する。
（３）メモリアクセス制御回路８においては、メモリ連
続読み出し要求に従って、メモリ制御信号１０をメモリ
３へ送り、メモリ素子（ＤＲＡＭ）を制御し、連続的に
４ワードのデータ１１を順次読み出す。このタイミング
は第２図のＴ２ 、 Ｔ３ 。
続読み出し要求に従って、メモリ制御信号１０をメモリ
３へ送り、メモリ素子（ＤＲＡＭ）を制御し、連続的に
４ワードのデータ１１を順次読み出す。このタイミング
は第２図のＴ２ 、 Ｔ３ 。
Ｔ４ 、Ｔｓ 、Ｔｂに対応する。なおメモリ連続読み
出しはＤＲＡＭの高速ページ読み出し機能等を使用する
が、一般に、高速ページ読み出しモードでは１ワード目
の読み出し時間は２ワード目以降の読み出し時間の約２
倍を必要とする。順次読み出された前記４ワードのデー
タ１工は第２図のＴａ 、Ｔｓ 、Ｔｈ 、Ｔ？のタイ
ミングでリードバッファ回路６に格納される。
出しはＤＲＡＭの高速ページ読み出し機能等を使用する
が、一般に、高速ページ読み出しモードでは１ワード目
の読み出し時間は２ワード目以降の読み出し時間の約２
倍を必要とする。順次読み出された前記４ワードのデー
タ１工は第２図のＴａ 、Ｔｓ 、Ｔｈ 、Ｔ？のタイ
ミングでリードバッファ回路６に格納される。
（４１前記４ワ一ド分のメモリデータ１１をリードバッ
ファ回路６に格納し終ると、タイミングＴ。
ファ回路６に格納し終ると、タイミングＴ。
〜Ｔ９にかけて、リフレッシュ要求発生保持回路７に一
時的に保留していたメモリリフレッシュ要求の実行を開
始する。
時的に保留していたメモリリフレッシュ要求の実行を開
始する。
メモリ３からの読み出しデータ１１はリードバッファ回
路６への格納と並行して、タイミングＴ）〜Ｔｌｚにか
けてアクセス要求のあった装置へバス４を介して転送さ
れる。なお、データ転送にバスを使用すると、バス素子
、配線等による各種遅延要因や応答確認方式のバス制御
により、メモリからのデータ読み出し時間よりも長くな
るので、メモリは空き状態となりこの間に前記メモリリ
フレッシュ要求を実行することができる。
路６への格納と並行して、タイミングＴ）〜Ｔｌｚにか
けてアクセス要求のあった装置へバス４を介して転送さ
れる。なお、データ転送にバスを使用すると、バス素子
、配線等による各種遅延要因や応答確認方式のバス制御
により、メモリからのデータ読み出し時間よりも長くな
るので、メモリは空き状態となりこの間に前記メモリリ
フレッシュ要求を実行することができる。
（５） もし、メモリリフレッシュ動作に必要な規定
時間内にメモリ連続読み出し要求が検出されなかった場
合には優先的にリフレ・２シュ動作を実行する。
時間内にメモリ連続読み出し要求が検出されなかった場
合には優先的にリフレ・２シュ動作を実行する。
以上述べた実施例ではＤＲＡ−Ｍを使用した主記憶装置
について説明したが、メモリ素子としてスタティックメ
モリ素子を使用しても同様に動作する。
について説明したが、メモリ素子としてスタティックメ
モリ素子を使用しても同様に動作する。
本発明によれば、メモリからのり一ドハッファへのデー
タ格納に要する時間とリードバッファからプロセッサへ
のデータ転送に要する時間との差から発生するメモリの
空き時間を利用して、主記憶装置内に一時的に保留され
ているメモリアクセス要求を実行するので、プロセッサ
からのメモリアクセス要求と主記憶装置内のメモリアク
セス要求のアクセス競合の確率を大幅に低減することが
でき、メモリシステム全体のスループットの向上及びメ
モリアクセス時間の高速化が可能となるという効果があ
る。
タ格納に要する時間とリードバッファからプロセッサへ
のデータ転送に要する時間との差から発生するメモリの
空き時間を利用して、主記憶装置内に一時的に保留され
ているメモリアクセス要求を実行するので、プロセッサ
からのメモリアクセス要求と主記憶装置内のメモリアク
セス要求のアクセス競合の確率を大幅に低減することが
でき、メモリシステム全体のスループットの向上及びメ
モリアクセス時間の高速化が可能となるという効果があ
る。
第１図は本発明の一実施例の構成図、第２図は第１図の
実施例のメモリ連続読み出し時のタイミング図である。 ｌ・・・プロセッサ、２・・・主記！！装置、３・・・
メモリ（ＤＲＡＭ） 、４・・・バス、５・・・バスイ
ンタフェース回路、６・・・リードハ゛ツファ回路、７
・・・リフレソシェ要求発生保持回路、８・・・メモリ
アクセス制御回路、９・・・メモリアクセス要求信号、
ＩＯ・・・メモリ制御信号、１１・・・データ。 本発明の一実ｉ秒・１０構［・ｔ″：、鱈第１図
実施例のメモリ連続読み出し時のタイミング図である。 ｌ・・・プロセッサ、２・・・主記！！装置、３・・・
メモリ（ＤＲＡＭ） 、４・・・バス、５・・・バスイ
ンタフェース回路、６・・・リードハ゛ツファ回路、７
・・・リフレソシェ要求発生保持回路、８・・・メモリ
アクセス制御回路、９・・・メモリアクセス要求信号、
ＩＯ・・・メモリ制御信号、１１・・・データ。 本発明の一実ｉ秒・１０構［・ｔ″：、鱈第１図
Claims (1)
- １ 主記憶装置から決められた数のメモリデータを連続
的に読み出すデータ処理システムのメモリ制御方式にお
いて、前記主記憶装置にプロセッサからのメモリデータ
の連続読み出し要求を検出する手段と、プロセッサへの
データ転送と並列に、メモリから決められた数のデータ
を連続的に読み出す手段と、メモリから読み出したデー
タをバッファリングする手段及び複数のメモリアクセス
要求を一時的に保留する手段を備え、前記メモリデータ
の連続読み出し要求の検出手段により、メモリデータの
連続読み出し要求を検出した場合には、メモリから決め
られた数のデータを順次読み出して前記バッファリング
手段に格納し、決められた数のメモリデータをバッファ
リング手段に格納し終るとこれを契機に、前記主記憶装
置内に保留されていたメモリアクセス動作を開始するこ
とを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28309689A JPH03147035A (ja) | 1989-11-01 | 1989-11-01 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28309689A JPH03147035A (ja) | 1989-11-01 | 1989-11-01 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147035A true JPH03147035A (ja) | 1991-06-24 |
Family
ID=17661164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28309689A Pending JPH03147035A (ja) | 1989-11-01 | 1989-11-01 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147035A (ja) |
-
1989
- 1989-11-01 JP JP28309689A patent/JPH03147035A/ja active Pending
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