JPS6381693A - メモリコントロ−ル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、メモリコントロール装置に関し、特にＶＭＸ
バスを通してアクセスされるダイナミックＲＡＭのリフ
レッシュを確実に行うのに好適なメモリコントロール装
置に関する。

従来技術 従来、ＶＭＸパスを使用したシステム、例えば、ＣＰＵ
（ここで、ｃｐｕをマスターとする）やダイナミックＲ
ＡＭやメモリコントロール装置や入出力装装置からなる
システム（図示せず）において、メモリコントロール装
置は、ダイナミックＲＡＭが保証するデータ保持時間内
に全ビットについて少なくとも１回はリフレッシュされ
るように、−定の周期を持ってリフレッシュタイミング
を発生させる回路を有している。

上述のＶＭＸバスにおけるブロック・トランスファー・
サイクルでは２５６バイトまで１回のサイクルで転送で
きる。このようなとき、ダイナミックＲＡＭを効率よく
アクセスするために、ベージモード（ブロック単位のデ
ータ転送を行うモード）を使い、ダイナミックＲＡＭを
連続してアクセスするため、上記システム等では、リフ
レッシュの必要回数を満足できなくなるときがある。こ
れを避けるために、リフレッシュを優先させた場合、ベ
ージモード中はリフレッシュサイクルが長くなり、アク
セスの効率が下がってしまうというｒｆＲ履があった。

目　　　　的 本発明の目的は、このような従来の問題を解決し、ＶＭ
Ｘバスを通してブロック・トランスファー・サイクルに
よってダイナミックＲＡＭをアクセスする時、アクセス
の高速化が図れ、かつ、書かれているデータの保護が行
えるメモリコントロール装置を提供することにある。

構　　　成 本発明のメモリコントロール装置は、上記目的を達成さ
せるため、バスに接続された上位装置からの指示により
ダイナミックＲＡＭへのデータの書き込み・読み出し制
御を行うメモリコントロール装置において、上記バス上
でのデータをブロック単位に転送するブロック・トラン
スファ・サイクルを検知する検知回路と、該検知回路の
出力により通常のリフレッシュサイクルとは別に強制的
に上記ダイナミックＲＡＭをリフレッシュさせる回路と
を設けたことに特徴がある。

以下、本発明の構成を、一実施例により詳細に説明する
。

第１図は、本発明の一実施例を示すメモリコントロール
装置の構成図である。

第１図におイテ、１はＶＭＸバス、２はＶＭＸバスイン
タフェース、３はＶＭＸバス１に接続さ、　れた上位装
置（例えば、マスターであるＣＰＵ、このＣＰＵは図示
せず）からの指示によりダイナミックＲＡＭ４へのデー
タの書き込み・読み出し制御を行うメモリコントロール
装置、４は漏れ電流で記憶内容が変わるのを周期的な充
電（リフレッシュ）で補うダイナミックＲＡＭである。

メモリコントロール装置３は１通常のリフレッシュ要求
信号を発生させる通常リフレッシュ要求回路３１、ＶＭ
Ｘバス１上でブロック・トランスファー・サイクルが行
われているかどうかを検知するブロック・トランスファ
ー・サイクル検知回路（以下、ＢＴＣ検知回路という）
３２、ブロック・トランスファー・サイクルでダイナミ
ックＲＡＭをアクセスしているときに、通常リフレッシ
ュ要求回路３１とは別にブロック・トランスファー・サ
イクルが終了時に強制的にリフレッシュ要求信号を発生
する強制リフレッシュ要求回路３３、通常リフレッシュ
要求回路３１または強制リフレッシュ要求回路３３から
の要求信号を受けてダイナミックＲＡＭ４へのリフレッ
シュ・サービスを行うＲＡＭコントローラ３４から構成
される。

第２図は、本発明のリフレッシュタイミングと従来のリ
フレッシュタイミングとの比較図であり、（ａ）は本発
明のタイミングを示し、（ｂ）は従来のタイミングを示
す９以下、第２図により本発明と従来とを比較しながら
本実施例の動作を説明する。

ブロック・トランスファー・サイクルを用いてダイナミ
ックＲＡＭ（以下、Ｄ−ＲＡＭという）をアクセスする
ときの問題点は、Ｄ−ＲＡＭを連続してアクセスし続け
ることにより、リフレッシュサイクルを待たせる必要が
でてくるということである。さらに、従来技術では、第
２図（ａ）に示すように、ページモード１サイクル中に
リフレッシュ要求が複数回あっても、通常リフレッシュ
要求■が通常リフレッシュ要求■によってつぶされてし
まうので、通常リフレッシュ要求■のみが有効となる。

これでは、リフレッシュ要求を連続して行った場合、Ｄ
−ＲＡＭの要求する規格を満足できない可能性がある。

この問題点を解決するため１本発明では、通常のリフレ
ッシュ要求回路とは独立したブロック・トランスファー
・サイクルによって、Ｄ−ＲＡＭをアクセスするときだ
け、アクティブになる強制リフレッシュ要求回路３３を
加えた。これにより、従来のＤ−ＲＡＭへの連続アクセ
ス時間を従来の２倍にすることが可能になる。すなわち
、第２図（ｂ）に示すように、通常リフレッシュ要求■
が通常リフレッシュ要求■によってつぶされてしまうが
、強制リフレッシュ要求回路３３からの強制リフレッシ
ュ要求■によって、結果的には■、■とじて２回のリフ
レッシュサービスが行われる。

このとき、リフレシュサービスをより確実に行うために
、第３図に示すように、各サイクルに優先順位をつける
。これにより、Ｄ−ＲＡＭへのリフレッシュが行われた
後、リード／ライトサイクルに入るので、Ｄ−ＲＡＭ内
に書かれたデータの保護も図れる。また、通常リフレッ
シュサイクルと強制リフレッシュサイクルの優先順位は
逆でもよい。

このように、本実施例においては、ブロック・トランス
ファー・サイクルでＤ−ＲＡＭをアクセスし、ベージモ
ードでリード／ライトしとき、Ｄ−ＲＡＭへの連続アク
セス時間が従来の２倍になる。また、ＢＴＣ検知回路を
２つ設けることにより、連続アクセス時間を従来の３倍
にすることもできる。従来の構成では２回に分けてデー
タ転送しなければならないのが、本発明の構成によれば
１回で転送可能となるため、マスク側はバス調停の回数
を減らすことが可能となる。

効　　　果 以上説明したように１本発明によれば、ＶＭＸバスを通
してブロック・トランスファー・サイクルによってダイ
ナミックＲＡＭをアクセスする時。

アクセスの高速化が図れ、かつ、書かれているデータの
保護が行えるようになる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すメモリコントロール
装置の構成図、第２図は本発明のリフレッシュタイミン
グと従来のリフレッシュタイミングとの比較図、第３図
は各種サイクルに優先順位をつけた例を示す図である。 １：ＶＭＸバス、２：ＶＭＸインタフェース、３：メモ
リコントロール装置、３１：通常リフツレシュ要求回路
、３２：ＢＴＣ検知回路、３３；通常リフツレシュ要求
回路、３４：ＲＡＭコントローラ、４　：　Ｄ−ＲＡＭ
。 第　　　　１　　　　図 第　　　　　３　　　　　図

Claims (1)

【特許請求の範囲】
1. （１）バスに接続された上位装置からの指示によりダイ
   ナミックＲＡＭへのデータの書き込み・読み出し制御を
   行うメモリコントロール装置において、上記バス上での
   データをブロック単位に転送するブロック・トランスフ
   ァ・サイクルを検知する検知回路と、該検知回路の出力
   により通常のリフレッシュサイクルとは別に強制的に上
   記ダイナミックＲＡＭをリフレッシュさせる回路とを設
   けたことを特徴とするメモリコントロール装置。