JPH0362141A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0362141A JPH0362141A JP1196876A JP19687689A JPH0362141A JP H0362141 A JPH0362141 A JP H0362141A JP 1196876 A JP1196876 A JP 1196876A JP 19687689 A JP19687689 A JP 19687689A JP H0362141 A JPH0362141 A JP H0362141A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- storage device
- main storage
- cache
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、主記憶装置およびキャッシュメモリからなる
メモリシステムにおけるメモリアクセス動作を制御する
メモリ制御方式に関する。
メモリシステムにおけるメモリアクセス動作を制御する
メモリ制御方式に関する。
（従来の技術）
キャッシュメモリと主記憶装置で同時にメモリアクセス
動作を開始し、キャッシュメモリにアクセス対象のデー
タが存在するキャツシュヒツトの場合には、キャッシュ
メモリでメモリアクセス動作を実行し、主記憶装置のメ
モリアクセス動作を中止してメモリアクセスを高速化す
るメモリ制御方式は例えば特開昭５９−９６５８５に開
示されている。
動作を開始し、キャッシュメモリにアクセス対象のデー
タが存在するキャツシュヒツトの場合には、キャッシュ
メモリでメモリアクセス動作を実行し、主記憶装置のメ
モリアクセス動作を中止してメモリアクセスを高速化す
るメモリ制御方式は例えば特開昭５９−９６５８５に開
示されている。
主記憶装置で処理するメモリアクセス要求は、プロセッ
サからのメモリアクセス要求と主記憶装置内部で発生す
るメモリアクセス要求に分類できる。後者の主記憶装置
内部で発生するメモリアクセス要求としては、ダイナミ
ックメモリ素子のリフレッシュ要求やメモリ故障のパト
ロールチェツりに伴うメモリ読み出し動作等がある。こ
れらの主記憶装置内部のメモリアクセス要求はプロセッ
サからのメモリアクセス要求と競合する。従来は、プロ
セッサのメモリアクセス要求と上述した主記憶装置内部
のメモリアクセス要求を予め指定された優先度に従って
競合整理することにより実行していた。
サからのメモリアクセス要求と主記憶装置内部で発生す
るメモリアクセス要求に分類できる。後者の主記憶装置
内部で発生するメモリアクセス要求としては、ダイナミ
ックメモリ素子のリフレッシュ要求やメモリ故障のパト
ロールチェツりに伴うメモリ読み出し動作等がある。こ
れらの主記憶装置内部のメモリアクセス要求はプロセッ
サからのメモリアクセス要求と競合する。従来は、プロ
セッサのメモリアクセス要求と上述した主記憶装置内部
のメモリアクセス要求を予め指定された優先度に従って
競合整理することにより実行していた。
（発明が解決しようとする課題）
上述した従来の方法では、プロセッサのメモリアクセス
要求が主記憶装置内のメモリアクセス動作と衝突する場
合には待ち合わせが発生し、メモリシステムのスループ
ットの低下およびプロセッサからのメモリアクセス時間
が増加するという問題がある。
要求が主記憶装置内のメモリアクセス動作と衝突する場
合には待ち合わせが発生し、メモリシステムのスループ
ットの低下およびプロセッサからのメモリアクセス時間
が増加するという問題がある。
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、プロセッサからのメモリアクセス要求と主
記憶装置内部のメモリアクセス要求との競合の発生確率
を削減し、メモリシステム全体のスループットの向上お
よびプロセッサからのメモリアクセス時間の高速化を図
ることができるメモリ制御方式を提供することにある。
るところは、プロセッサからのメモリアクセス要求と主
記憶装置内部のメモリアクセス要求との競合の発生確率
を削減し、メモリシステム全体のスループットの向上お
よびプロセッサからのメモリアクセス時間の高速化を図
ることができるメモリ制御方式を提供することにある。
（課題を解決するための手段）
上記目的を達成するため、本発明のメモリ制御方式は、
主記憶装置およびキャッシュメモリからなるメモリシス
テムにおけるメモリアクセス動作を制御するメモリ制御
方式であって、メモリアクセスが生じた場合に、前記主
記憶装置および前記キャッシュメモリに対して同時にア
クセス動作を開始させるアクセス手段と、前記キャッシ
ュメモリにアクセス対象のデータが存在するキャツシュ
ヒツトの場合、前記主記憶装置に対するアクセス動作を
中止させる中止手段と、前記主記憶装置内で発生する複
数のメモリアクセス要求を一時的に保留する保留手段と
、前記キャツシュヒツトの結果、前記主記憶装置に対す
るアクセスを中止した場合、前記保留手段に保留されて
いたメモリアクセス要求に対するメモリアクセス動作を
開始させる開始手段とを有することを要旨とする。
主記憶装置およびキャッシュメモリからなるメモリシス
テムにおけるメモリアクセス動作を制御するメモリ制御
方式であって、メモリアクセスが生じた場合に、前記主
記憶装置および前記キャッシュメモリに対して同時にア
クセス動作を開始させるアクセス手段と、前記キャッシ
ュメモリにアクセス対象のデータが存在するキャツシュ
ヒツトの場合、前記主記憶装置に対するアクセス動作を
中止させる中止手段と、前記主記憶装置内で発生する複
数のメモリアクセス要求を一時的に保留する保留手段と
、前記キャツシュヒツトの結果、前記主記憶装置に対す
るアクセスを中止した場合、前記保留手段に保留されて
いたメモリアクセス要求に対するメモリアクセス動作を
開始させる開始手段とを有することを要旨とする。
（作用）
本発明のメモリ制御方式では、主記憶装置とキャッシュ
メモリに対して同時にアクセス動作を開始し、キャツシ
ュヒツトの場合には、主記憶装置に対するアクセス動作
を中止させるとともに、主記憶装置内で発生する一時的
に保留されているメモリアクセス動作を実行するように
なっている。
メモリに対して同時にアクセス動作を開始し、キャツシ
ュヒツトの場合には、主記憶装置に対するアクセス動作
を中止させるとともに、主記憶装置内で発生する一時的
に保留されているメモリアクセス動作を実行するように
なっている。
（実施例）
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例に係わるメモリ制御方式を適
用したデータ処理システムの構成図である。
用したデータ処理システムの構成図である。
第１図に示すデータ処理システムは、プロセッサ１と、
キャッシュメモリ２と、主記憶装置３と、これらの間を
接続するバス４とからなる。なお、この実施例において
は、キャッシュメモリ２としてライトスル一方式のキャ
ッシュメモリおよび主記憶装置３としてダイナミックメ
モリ素子（ＤＲＡＭ）からなるメモリを使用する。
キャッシュメモリ２と、主記憶装置３と、これらの間を
接続するバス４とからなる。なお、この実施例において
は、キャッシュメモリ２としてライトスル一方式のキャ
ッシュメモリおよび主記憶装置３としてダイナミックメ
モリ素子（ＤＲＡＭ）からなるメモリを使用する。
プロセッサｌは、キャッシュメモリ２および主記憶装置
３に対してメモリデータの読み出し／書き込み要求を発
生する。キャッシュメモリ２は、主記憶装置３のデータ
の写しを保持し、プロセッサ１からのメモリ読み出し要
求に対してアクセス対象データを保持している場合には
、主記憶装置３に代わってメモリデータを返送するとと
もに、ヒツト信号を主記憶装置３に送出して、主記憶装
置３のメモリアクセス動作を中止させるようになってい
る。主記憶装置３は、データ処理システム内で必要な全
データを格納し、プロセッサ１からのメモリアクセス要
求を実行するとともに、メモリリフレッシュ等の内部動
作を一時的に保持／実行する機能を有する。バス４は、
プロセッサ１、キャッシュメモリ２および主記憶装置３
間のメモリアクセス要求およびデータ返送の通信手段を
提供している。
３に対してメモリデータの読み出し／書き込み要求を発
生する。キャッシュメモリ２は、主記憶装置３のデータ
の写しを保持し、プロセッサ１からのメモリ読み出し要
求に対してアクセス対象データを保持している場合には
、主記憶装置３に代わってメモリデータを返送するとと
もに、ヒツト信号を主記憶装置３に送出して、主記憶装
置３のメモリアクセス動作を中止させるようになってい
る。主記憶装置３は、データ処理システム内で必要な全
データを格納し、プロセッサ１からのメモリアクセス要
求を実行するとともに、メモリリフレッシュ等の内部動
作を一時的に保持／実行する機能を有する。バス４は、
プロセッサ１、キャッシュメモリ２および主記憶装置３
間のメモリアクセス要求およびデータ返送の通信手段を
提供している。
次に、第２図に示すメモリ読み出し動作時のタイミング
チャートを参照して、メモリ読み出し動作について説明
する。なお、ライトスル一方式のキャッシュメモリ２で
は、メモリ書き込み動作時にキャッシュメモリ２と同時
に主記憶装置３に同一データを書き込むようになってい
る。
チャートを参照して、メモリ読み出し動作について説明
する。なお、ライトスル一方式のキャッシュメモリ２で
は、メモリ書き込み動作時にキャッシュメモリ２と同時
に主記憶装置３に同一データを書き込むようになってい
る。
まず、主記憶装置３においては、ダイナミックメモリ素
子のリフレッシュ要求を定期的に発生し、そのリフレッ
シュ要求を主記憶装置３内の保持レジスタに登録する。
子のリフレッシュ要求を定期的に発生し、そのリフレッ
シュ要求を主記憶装置３内の保持レジスタに登録する。
なお、リフレッシュ動作はメモリ内容を保証するために
必要な動作であるが、ある規定時間内に実施すればよい
ものである。
必要な動作であるが、ある規定時間内に実施すればよい
ものである。
プロセッサ１が第２図のＴ、に示すようにメモリ読み出
し要求をバス４を介してキャッシュメモリ２および主記
憶装置３の両方に供給すると、キャッシュメモリ２およ
び主記憶装置３はプロセッサ１からのメモリ読み出し要
求に応答して第２図のＴ２に示すように同時にメモリ読
み出し動作を開始する。この場合、キャッシュメモリ２
にアクセス対象データが記憶されている場合には、キャ
ッシュメモリ２は第２図のＴ３に示すようにヒツト信号
を主記憶装置３に供給するとともに、読み出したデータ
をプロセッサ１に返送する。
し要求をバス４を介してキャッシュメモリ２および主記
憶装置３の両方に供給すると、キャッシュメモリ２およ
び主記憶装置３はプロセッサ１からのメモリ読み出し要
求に応答して第２図のＴ２に示すように同時にメモリ読
み出し動作を開始する。この場合、キャッシュメモリ２
にアクセス対象データが記憶されている場合には、キャ
ッシュメモリ２は第２図のＴ３に示すようにヒツト信号
を主記憶装置３に供給するとともに、読み出したデータ
をプロセッサ１に返送する。
主記憶装置３は、キャッシュメモリ２からヒツト信号を
受信すると、プロセッサ１からのメモリ読み出し動作を
中止し、主記憶装置３内の保持レジスタに一時的に保留
されているリフレッシュ要求の動作を開始する。
受信すると、プロセッサ１からのメモリ読み出し動作を
中止し、主記憶装置３内の保持レジスタに一時的に保留
されているリフレッシュ要求の動作を開始する。
上記実施例では、ライトスル一方式のキャッシュメモリ
およびダイナミックメモリ素子を使用した主記憶装置に
ついて説明したが、本発明はこれに限定されるものでな
く、例えばコピーパック方式のキャッシュメモリを使用
することもでき、この場合には書き込み動作に関しても
読み出し動作と同様にヒツト信号を主記憶装置に通知す
ることにより同様の効果が得られる。また、メモリ素子
としてスタティックメモリ素子を使用することもでき、
同様な効果が得られる。更に、主記憶装置として一時的
に保留するメモリアクセス動作としては、メモリリフレ
ッシュ要求以外にメモリ故障を検出するためのパトロー
ルチエツクに伴うメモリ読み出し要求やメモリ書き込み
動作を高速化するための主記憶装置に設置したストアバ
ッファからのメモリ書き込み要求等も考えられる。
およびダイナミックメモリ素子を使用した主記憶装置に
ついて説明したが、本発明はこれに限定されるものでな
く、例えばコピーパック方式のキャッシュメモリを使用
することもでき、この場合には書き込み動作に関しても
読み出し動作と同様にヒツト信号を主記憶装置に通知す
ることにより同様の効果が得られる。また、メモリ素子
としてスタティックメモリ素子を使用することもでき、
同様な効果が得られる。更に、主記憶装置として一時的
に保留するメモリアクセス動作としては、メモリリフレ
ッシュ要求以外にメモリ故障を検出するためのパトロー
ルチエツクに伴うメモリ読み出し要求やメモリ書き込み
動作を高速化するための主記憶装置に設置したストアバ
ッファからのメモリ書き込み要求等も考えられる。
以上説明したように、本発明によれば、主記憶装置とキ
ャッシュメモリに対して同時にアクセス動作を開始し、
キャツシュヒツトの場合には、主記憶装置に対するアク
セス動作を中止させることにより、キャッシュメモリの
アクセス動作中の主記憶装置の空き時間を利用して主記
憶装置内に一時的に保留されているメモリアクセス要求
を実行しているので、プロセッサからのメモリアクセス
要求と主記憶装置内のメモリアクセス要求のアクセス競
合の確率を削減でき、メモリシステム全体のスループッ
ト向上およびメモリアクセス時間の高速化を図ることが
できる。
ャッシュメモリに対して同時にアクセス動作を開始し、
キャツシュヒツトの場合には、主記憶装置に対するアク
セス動作を中止させることにより、キャッシュメモリの
アクセス動作中の主記憶装置の空き時間を利用して主記
憶装置内に一時的に保留されているメモリアクセス要求
を実行しているので、プロセッサからのメモリアクセス
要求と主記憶装置内のメモリアクセス要求のアクセス競
合の確率を削減でき、メモリシステム全体のスループッ
ト向上およびメモリアクセス時間の高速化を図ることが
できる。
第１図は本発明の一実施例に係わるメモリ制御方式を適
用したデータ処理システムの構成図、第２図は第１図の
メモリ制御方式のメモリ読み出し動作のタイミングチャ
ートである。 １・・・プロセッサ、 ２・・・キャッシュメモリ、 主記憶装置、 バス。
用したデータ処理システムの構成図、第２図は第１図の
メモリ制御方式のメモリ読み出し動作のタイミングチャ
ートである。 １・・・プロセッサ、 ２・・・キャッシュメモリ、 主記憶装置、 バス。
Claims (1)
- 主記憶装置およびキャッシュメモリからなるメモリシス
テムにおけるメモリアクセス動作を制御するメモリ制御
方式であって、メモリアクセスが生じた場合に、前記主
記憶装置および前記キャッシュメモリに対して同時にア
クセス動作を開始させるアクセス手段と、前記キャッシ
ュメモリにアクセス対象のデータが存在するキャッシュ
ヒットの場合、前記主記憶装置に対するアクセス動作を
中止させる中止手段と、前記主記憶装置内で発生する複
数のメモリアクセス要求を一時的に保留する保留手段と
、前記キャッシュヒットの結果、前記主記憶装置に対す
るアクセスを中止した場合、前記保留手段に保留されて
いたメモリアクセス要求に対するメモリアクセス動作を
開始させる開始手段とを有することを特徴とするメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196876A JPH0362141A (ja) | 1989-07-31 | 1989-07-31 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196876A JPH0362141A (ja) | 1989-07-31 | 1989-07-31 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362141A true JPH0362141A (ja) | 1991-03-18 |
Family
ID=16365123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196876A Pending JPH0362141A (ja) | 1989-07-31 | 1989-07-31 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049708A (ja) * | 1999-01-19 | 2010-03-04 | Arm Ltd | データ処理システムに於けるメモリ制御 |
-
1989
- 1989-07-31 JP JP1196876A patent/JPH0362141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049708A (ja) * | 1999-01-19 | 2010-03-04 | Arm Ltd | データ処理システムに於けるメモリ制御 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100610730B1 (ko) | 메모리 액세스 대기시간을 감소시키기 위한 메모리 액세스스케쥴링 방법 및 장치 | |
| EP1110151B1 (en) | Buffering system bus for external-memory accesses | |
| US20070101075A1 (en) | Out of order DRAM sequencer | |
| JP3027843B2 (ja) | バススヌ−プ方法 | |
| JP3444154B2 (ja) | メモリアクセス制御回路 | |
| JPH08115290A (ja) | データ転送装置 | |
| JPH0362141A (ja) | メモリ制御方式 | |
| JPH03147035A (ja) | メモリ制御方式 | |
| US6279082B1 (en) | System and method for efficient use of cache to improve access to memory of page type | |
| JPH04305746A (ja) | キャッシュメモリ制御装置 | |
| JPH103785A (ja) | メモリのリフレッシュ方法及びそのためのメモリ制御装置 | |
| JPH01251248A (ja) | スタックデータ構造用キャッシュ制御方式 | |
| JP2002063130A (ja) | バス調停システム | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JP3063501B2 (ja) | メモリアクセス制御方式 | |
| JPH0589027A (ja) | 監視機能付ライトバツフア | |
| JPH0785357B2 (ja) | Ｄｒａｍのリフレッシュ制御装置 | |
| JPH0666060B2 (ja) | バス優先権制御方式 | |
| JPH0321941B2 (ja) | ||
| JPH0675855A (ja) | キャッシュ制御方式 | |
| JPS62259295A (ja) | リフレツシユ制御方式 | |
| JPH06111568A (ja) | 画像メモリ装置 | |
| JPS6243737A (ja) | 割り込み制御方式 | |
| CN114564423A (zh) | 基于镜像存储的dram访问系统 | |
| JPH0479022B2 (ja) |