JPH03127850A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03127850A JPH03127850A JP1265266A JP26526689A JPH03127850A JP H03127850 A JPH03127850 A JP H03127850A JP 1265266 A JP1265266 A JP 1265266A JP 26526689 A JP26526689 A JP 26526689A JP H03127850 A JPH03127850 A JP H03127850A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- film
- oxide film
- substrate
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229920005591 polysilicon Polymers 0.000 abstract description 24
- 238000002955 isolation Methods 0.000 abstract description 21
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 230000005684 electric field Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＳＯＩ型の半導体装置に関するもので、特にイ
ンテリジェント・パワー・デバイス（ｌｎｔｅｌｉｇｅ
ｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ ）に使用されるもの
である。
ンテリジェント・パワー・デバイス（ｌｎｔｅｌｉｇｅ
ｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ ）に使用されるもの
である。
（従来の技術）
第４図（ａ）乃至（ｄ）は、現在、検討されている完全
誘電体分離基板のプロセスフローチャトを示している。
誘電体分離基板のプロセスフローチャトを示している。
このプロセスは、トレンチ形成、コーナー丸め、埋め込
み、平坦化の４つの工程から成る。
み、平坦化の４つの工程から成る。
トレンチ形成工程（同図（ａ）参照）では、シリコン（
Ｓｉ）基板１１上に約１，５μｍの酸化膜１２を形成す
る。また、ウェーハ接着技術を用いて、酸化膜１２が形
成されたシリコン基板１１と、シリコン（Ｓｉ）基板１
３との接着を行う。この後、シリコン基板ｉ３をグライ
ンダー等により所望の厚さに加工研磨する（Ｓｉ残し厚
２０±５μｍ）。
Ｓｉ）基板１１上に約１，５μｍの酸化膜１２を形成す
る。また、ウェーハ接着技術を用いて、酸化膜１２が形
成されたシリコン基板１１と、シリコン（Ｓｉ）基板１
３との接着を行う。この後、シリコン基板ｉ３をグライ
ンダー等により所望の厚さに加工研磨する（Ｓｉ残し厚
２０±５μｍ）。
さらに、厚さ約２．３μｍのＳｉＯ２から成るマスク材
１４をシリコン基板Ｉ３上に形成する。この後、ＰＥＰ
により、ＲＩ Ｅ （ｒｅａｃＮｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ）を用いてシリコン基板１３をエツチングし、
酸化膜１２まで達するトレンチ１５を形成する。
１４をシリコン基板Ｉ３上に形成する。この後、ＰＥＰ
により、ＲＩ Ｅ （ｒｅａｃＮｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ）を用いてシリコン基板１３をエツチングし、
酸化膜１２まで達するトレンチ１５を形成する。
コーナー丸め工程（同図（ｂ）参照）では、例えばＨＦ
（フッ化水素）を用いるＣＤＥ（ｃｈｅｍｉｃａｌ ｄ
ｒｙ ｅｔｃｈｉｎｇ ）により、トレンチ１５内の
コーナーの丸め処理を行う。
（フッ化水素）を用いるＣＤＥ（ｃｈｅｍｉｃａｌ ｄ
ｒｙ ｅｔｃｈｉｎｇ ）により、トレンチ１５内の
コーナーの丸め処理を行う。
埋め込み工程（同図（ｃ）参照）では、酸素ガス雰囲気
中、約１０５０℃の温度で熱酸化を行い、トレンチ（５
側壁に側壁酸化膜１７を形成する。
中、約１０５０℃の温度で熱酸化を行い、トレンチ（５
側壁に側壁酸化膜１７を形成する。
この後、例えば減圧（ｌＴｏｒｒ以下）ＣＶＤ（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒ ｄｃｐｏｓＨｉｏｎ）法を
用いて、全面にポリシリコン（Ｐｏｌｙ Ｓｔ）膜ｉ
６を堆積形成する。この時、トレンチ１５は、ポリシリ
コン膜１Ｂにより埋め込まれる。
ｍｉｃａｌ ｖａｐｏｕｒ ｄｃｐｏｓＨｉｏｎ）法を
用いて、全面にポリシリコン（Ｐｏｌｙ Ｓｔ）膜ｉ
６を堆積形成する。この時、トレンチ１５は、ポリシリ
コン膜１Ｂにより埋め込まれる。
平坦化工程（同図（ｄ）参照）では、例えばＨＦを用い
るＣＤＨにより、ポリシリコン膜１６のエッチバックを
行い、シリコン基板１３上を平坦化する。さらに、全面
に酸化膜をかぶせることにより、完全誘電体分離基板を
完成する。
るＣＤＨにより、ポリシリコン膜１６のエッチバックを
行い、シリコン基板１３上を平坦化する。さらに、全面
に酸化膜をかぶせることにより、完全誘電体分離基板を
完成する。
ところで、このようなプロセスでの最大の焦点は、トレ
ンチ１５底部のコーナーにおける結晶欠陥を抑制するこ
とにある。そこで、上述のプロセスにはコーナー丸め工
程が挿入されている。
ンチ１５底部のコーナーにおける結晶欠陥を抑制するこ
とにある。そこで、上述のプロセスにはコーナー丸め工
程が挿入されている。
第５図は、コーナー丸め工程を挿入しないプロセスで完
全誘電体分離基板を作成した場合（同図（ａ）参照）と
、挿入したプロセスで完全誘電体分離基板を作成した場
合（同図（ｂ）参照）のトレンチ形状を示している。
全誘電体分離基板を作成した場合（同図（ａ）参照）と
、挿入したプロセスで完全誘電体分離基板を作成した場
合（同図（ｂ）参照）のトレンチ形状を示している。
即ち、コーナー丸め工程を挿入した完全誘電体分離基板
は、トレンチ１５底部の酸化膜１２にアンダーカットが
形成されている。また、側壁酸化後のＰｏ１ｙ Ｓｉ
デポでは、トレンチ１５がポリシリコン膜】６により埋
め込まれ、又ｌ・レンチ（５底部の酸化膜１２のアンダ
ーカット形状にポリシリコン膜１６がピッタリと被着し
ている。
は、トレンチ１５底部の酸化膜１２にアンダーカットが
形成されている。また、側壁酸化後のＰｏ１ｙ Ｓｉ
デポでは、トレンチ１５がポリシリコン膜】６により埋
め込まれ、又ｌ・レンチ（５底部の酸化膜１２のアンダ
ーカット形状にポリシリコン膜１６がピッタリと被着し
ている。
しかしながら、このような完全誘電体分離基板では、十
分な分離耐圧が得られないことが知られている。
分な分離耐圧が得られないことが知られている。
第６図（ａ）乃至（Ｃ）は完全誘電体分離基板の分離耐
圧を測定した結果を示す図である。
圧を測定した結果を示す図である。
即ち、製造工程において分離耐圧に最も影響を与えると
考えられるトレンチ内の側壁酸化膜１７厚を、それぞれ
４０００，６０００．８０００Ａとした基板を試作した
。そして、これらの基板について、領域−領域間耐圧（
同図（ａ）参照）、基板−領域間耐圧（同図（ｂ）参照
）の測定を行った。
考えられるトレンチ内の側壁酸化膜１７厚を、それぞれ
４０００，６０００．８０００Ａとした基板を試作した
。そして、これらの基板について、領域−領域間耐圧（
同図（ａ）参照）、基板−領域間耐圧（同図（ｂ）参照
）の測定を行った。
その結果、同図（ｃ）に示すように、分離耐圧は側壁酸
化膜１７厚に比例することがわかったが、必要な分離耐
圧が得られていないことが確認された。具体的には、ト
レンチ底部の酸化膜１２厚を１．６．ｃｚｍ、側壁酸化
膜１７厚を０．８μｍ（８０００Å）（トレンチ側壁の
両側を合せて合計１．６μｍ）程度与えてやっても、６
００Ｖ程度の分離耐圧しか得られていない。
化膜１７厚に比例することがわかったが、必要な分離耐
圧が得られていないことが確認された。具体的には、ト
レンチ底部の酸化膜１２厚を１．６．ｃｚｍ、側壁酸化
膜１７厚を０．８μｍ（８０００Å）（トレンチ側壁の
両側を合せて合計１．６μｍ）程度与えてやっても、６
００Ｖ程度の分離耐圧しか得られていない。
ところが、側壁酸化膜１７厚が０．８μｍ程度ある場合
には、単純に見積もっても１４００Ｖ程度の分離耐圧が
あっておかしくない。
には、単純に見積もっても１４００Ｖ程度の分離耐圧が
あっておかしくない。
（発明が解決しようとする課題）
このように、従来の完全誘電体分離基板では、トレンチ
内の側壁酸化膜厚を十分に与えても、十分な分離耐圧を
得ることができないという欠点かあった。
内の側壁酸化膜厚を十分に与えても、十分な分離耐圧を
得ることができないという欠点かあった。
そこで、本発明は、トレンチ内の側壁酸化膜厚に見合っ
た十分な分離耐圧を得ることができる半導体装置を提供
することを目的とする。
た十分な分離耐圧を得ることができる半導体装置を提供
することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置は、第
１の材料からなる素子形成領域下に第１の絶縁膜を有す
る基板と、前記第１の絶縁膜に達するように前記素子形
成領域に形成されるトレンチと、前記トレンチの側壁に
形成される第２の絶縁膜と、前記トレンチの底部に形成
される空洞部と、前記トレンチの上部にのみ埋め込まれ
る、前記第１の材料と同程度の熱膨張係数を有する第２
の材料からなる膜とを有している。
１の材料からなる素子形成領域下に第１の絶縁膜を有す
る基板と、前記第１の絶縁膜に達するように前記素子形
成領域に形成されるトレンチと、前記トレンチの側壁に
形成される第２の絶縁膜と、前記トレンチの底部に形成
される空洞部と、前記トレンチの上部にのみ埋め込まれ
る、前記第１の材料と同程度の熱膨張係数を有する第２
の材料からなる膜とを有している。
また、前記トレンチは、そのコーナーに丸め処理が施さ
れているものである。
れているものである。
（作用）
このような構成によれば、トレンチの底部には空洞部が
形成されている。また、そのトレンチ上部にのみ第２の
材料からなる膜が埋め込まれている。このため、前記第
２の材料からなる膜は、例えば丸め処理によるトレンチ
底部のアンダーカット形状に沿って被着されることがな
い。よって、トレンチが前記第２の材料からなる膜によ
り埋め込まれる場合に比べて、トレンチ底部及びそのコ
ーナ一部での電界集中が抑えられ、十分な分離耐圧を得
ることができる。
形成されている。また、そのトレンチ上部にのみ第２の
材料からなる膜が埋め込まれている。このため、前記第
２の材料からなる膜は、例えば丸め処理によるトレンチ
底部のアンダーカット形状に沿って被着されることがな
い。よって、トレンチが前記第２の材料からなる膜によ
り埋め込まれる場合に比べて、トレンチ底部及びそのコ
ーナ一部での電界集中が抑えられ、十分な分離耐圧を得
ることができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図は本発明の一実施例に係わる半導体装置を示すも
のである。
のである。
単結晶シリコン基板２１上には酸化膜（第１の絶縁膜）
２２が形成されている。酸化膜２２上には、単結晶シリ
コン（第１の材料）からなる基板（素子形成領域）２３
が形成されている。基板２３には、酸化膜２２に達する
コーナーの丸め処理が施されたトレンチ２４が形成され
ている。トレンチ２４内の側壁には側壁酸化膜（第２の
絶縁膜）２５が形成されている。また、トレンチ２４底
部には空洞（Ａｉｒ）部２６が形成されている。また、
トレンチ２４の上部にのみポリシリコン（第２の材料）
からなる膜２７が埋め込まれている。なお、前記ポリシ
リコンからなる膜２７は、トレンチ２４底部に空洞部２
６が形成されているため、丸め処理によるトレンチ２４
底部の酸化膜２２のアンダーカット形状に沿って被着さ
れていない。
２２が形成されている。酸化膜２２上には、単結晶シリ
コン（第１の材料）からなる基板（素子形成領域）２３
が形成されている。基板２３には、酸化膜２２に達する
コーナーの丸め処理が施されたトレンチ２４が形成され
ている。トレンチ２４内の側壁には側壁酸化膜（第２の
絶縁膜）２５が形成されている。また、トレンチ２４底
部には空洞（Ａｉｒ）部２６が形成されている。また、
トレンチ２４の上部にのみポリシリコン（第２の材料）
からなる膜２７が埋め込まれている。なお、前記ポリシ
リコンからなる膜２７は、トレンチ２４底部に空洞部２
６が形成されているため、丸め処理によるトレンチ２４
底部の酸化膜２２のアンダーカット形状に沿って被着さ
れていない。
次に、前記半導体装置の製造方法について第２図（ａ）
及び（ｂ）を参照しながら説明する。
及び（ｂ）を参照しながら説明する。
まず、同図（ａ）に示すように、単結晶シリコン（ＳＬ
）基板２１上に膜厚が約１６５μｍの酸化膜（ＳｉＯ２
）２２を形成する。また、ウェーハ接着技術を用いて、
酸化膜２２が形成されたシリコン基板２１と、単結晶シ
リコンからなる基板２３との接着を行う。この後、基板
２３をグラインダー等により所望の厚さに加工研磨する
（例えばＳｉ残し厚２０±５μｍ）。さらに、厚さ約２
．３μｍのＳｉＯ２から成るマスク材を基板２３上に形
成する。
）基板２１上に膜厚が約１６５μｍの酸化膜（ＳｉＯ２
）２２を形成する。また、ウェーハ接着技術を用いて、
酸化膜２２が形成されたシリコン基板２１と、単結晶シ
リコンからなる基板２３との接着を行う。この後、基板
２３をグラインダー等により所望の厚さに加工研磨する
（例えばＳｉ残し厚２０±５μｍ）。さらに、厚さ約２
．３μｍのＳｉＯ２から成るマスク材を基板２３上に形
成する。
この後、ＰＥＰにより、ＲＩ Ｅ （ｒｅａｃｔｉｖｅ
ｔｏｎｅｔｃｈｉｎｇ ）を用いて基板２３をエツチ
ングし、酸化膜２２まで達するトレンチ２４を形成する
。また、例えばＨＦ（フッ化水素）を用いるＣＤＥ（ｃ
ｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎｇ）により、ト
レンチ２４内のコーナーの丸め処理を行う。さらに、酸
素ガス雰囲気中、約１０５０℃の温度で熱酸化を行い、
トレンチ２４側壁に側壁酸化膜（ＳｉＯ２）２５を形成
する。
ｔｏｎｅｔｃｈｉｎｇ ）を用いて基板２３をエツチ
ングし、酸化膜２２まで達するトレンチ２４を形成する
。また、例えばＨＦ（フッ化水素）を用いるＣＤＥ（ｃ
ｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎｇ）により、ト
レンチ２４内のコーナーの丸め処理を行う。さらに、酸
素ガス雰囲気中、約１０５０℃の温度で熱酸化を行い、
トレンチ２４側壁に側壁酸化膜（ＳｉＯ２）２５を形成
する。
次に、同図（ｂ）に示すように、例えばＣＶＤ法等を用
いて、全面に単結晶シリコンと同程度の熱膨張係数をも
つ材料、例えばポリシリコン（Ｐｏｌｙ Ｓｉ）から
なる膜２７を堆積形成する。この時、ポリシリコンから
なる膜２７は、トレンチ２４内においてその側壁での被
着量が上部から下部に向って減少するようにコントロー
ルされ堆積される。即ち、ポリシリコンからなる膜２７
は、トレンチ２４底部に空洞部２Ｂが形成されるように
、トレンチ２４の上部のみを埋め込んで形成される。
いて、全面に単結晶シリコンと同程度の熱膨張係数をも
つ材料、例えばポリシリコン（Ｐｏｌｙ Ｓｉ）から
なる膜２７を堆積形成する。この時、ポリシリコンから
なる膜２７は、トレンチ２４内においてその側壁での被
着量が上部から下部に向って減少するようにコントロー
ルされ堆積される。即ち、ポリシリコンからなる膜２７
は、トレンチ２４底部に空洞部２Ｂが形成されるように
、トレンチ２４の上部のみを埋め込んで形成される。
具体的には、ポリシリコンからなる膜２７の堆積時の圧
力を制御（例えば常圧）することにより、３ｉＨ４（シ
ラン）を熱分解して得られるシリコン（Ｓｉ）分子の平
均自由行程をトレンチ２４に対して短くすればよい。
力を制御（例えば常圧）することにより、３ｉＨ４（シ
ラン）を熱分解して得られるシリコン（Ｓｉ）分子の平
均自由行程をトレンチ２４に対して短くすればよい。
この後、図示しないが、例えばＨＦを用いるＣＤＥによ
り、ポリシリコン膜２６のエッチバックを行い、単結晶
シリコン基板２３上を平坦化する。
り、ポリシリコン膜２６のエッチバックを行い、単結晶
シリコン基板２３上を平坦化する。
さらに、全面に酸化膜をかぶせることにより、完全誘電
体分離基板を完成する。
体分離基板を完成する。
このような製造方法によれば、シリコン（Ｓｔ）分子の
平均自由行程を短くしてポリシリコンからなる膜２７を
堆積しているため、トレンチ２４の底部に空洞部２６を
形成することができる。
平均自由行程を短くしてポリシリコンからなる膜２７を
堆積しているため、トレンチ２４の底部に空洞部２６を
形成することができる。
ところで、例えば、コーナー丸め工程を取り入れた完全
誘電体分離基板では、側壁酸化膜１７厚が０．８μｍ（
８０００Å）程度ある場合には、単純に見積もっても１
４００Ｖ程度の分離耐圧が得られてもおかしくない。と
ころが、従来、６００Ｖ程度の分離耐圧しか得られない
原因は、トレンチ２４底部の酸化膜２２のアンダーカッ
ト形状 ０ にポリシリコンがピッタリと被着しているため、そのコ
ーナーにおいて電界集中を起こすためであると考えられ
る。
誘電体分離基板では、側壁酸化膜１７厚が０．８μｍ（
８０００Å）程度ある場合には、単純に見積もっても１
４００Ｖ程度の分離耐圧が得られてもおかしくない。と
ころが、従来、６００Ｖ程度の分離耐圧しか得られない
原因は、トレンチ２４底部の酸化膜２２のアンダーカッ
ト形状 ０ にポリシリコンがピッタリと被着しているため、そのコ
ーナーにおいて電界集中を起こすためであると考えられ
る。
簗３図（ａ）乃至（Ｃ）は、トレンチ２４底部に空洞部
２６を有する場合の基板と、トレンチ２４が完全にポリ
シリコンからなる膜２７により埋め込まれている場合（
即ち、トレンチ２４底部の酸化膜２２のアンダーカット
形状にポリシリコンからなる膜２７がピッタリと被着し
ている場合）の基板とについて、トレンチ２４構造内の
電位分布を解析したものである。なお、同ｍ ＜ａ）は
、ポアソン方程式を有限便素法を用いて解く場合に使用
する領域分割−を示している。
２６を有する場合の基板と、トレンチ２４が完全にポリ
シリコンからなる膜２７により埋め込まれている場合（
即ち、トレンチ２４底部の酸化膜２２のアンダーカット
形状にポリシリコンからなる膜２７がピッタリと被着し
ている場合）の基板とについて、トレンチ２４構造内の
電位分布を解析したものである。なお、同ｍ ＜ａ）は
、ポアソン方程式を有限便素法を用いて解く場合に使用
する領域分割−を示している。
即ち、同図（ａ）に示すように、素子領域２８及び２９
に１００ＯＶ、単結晶シリコン基板２１にＯＶを印加し
、そのときトレンチ２４構造内の電位分布を解析した。
に１００ＯＶ、単結晶シリコン基板２１にＯＶを印加し
、そのときトレンチ２４構造内の電位分布を解析した。
その結果、トレンチ２４底部が空洞（被誘電率１．０）
の場合の基板は、トレンチ底部及びそのコーナ一部での
等電α線の分布が穏やかになっている（同図（ｂ）参照
）。しかじな１ がら、トレンチ２４底部の酸化膜２２のアンダーカット
形状にポリシリコンからなる膜（被誘電率１１．７）２
７がピッタリと被着している場合の基板は、トレンチ２
４底部及びそのコーナ一部での等電位線の分布が密にな
っており、電界集中を起こしていることがわかる（同図
（Ｃ）参照）。よって、本発明のように、トレンチ２４
底部に空洞部２６を設けることは、トレンチ２４底部及
びそのコーナ部での電界集中を抑え、分離耐圧を向上さ
せるのに有効であることが確認された。なお、同図（ｂ
）及び（Ｃ）において、′″、ダ電位線は１００Ｖ間隔
で設けられている。
の場合の基板は、トレンチ底部及びそのコーナ一部での
等電α線の分布が穏やかになっている（同図（ｂ）参照
）。しかじな１ がら、トレンチ２４底部の酸化膜２２のアンダーカット
形状にポリシリコンからなる膜（被誘電率１１．７）２
７がピッタリと被着している場合の基板は、トレンチ２
４底部及びそのコーナ一部での等電位線の分布が密にな
っており、電界集中を起こしていることがわかる（同図
（Ｃ）参照）。よって、本発明のように、トレンチ２４
底部に空洞部２６を設けることは、トレンチ２４底部及
びそのコーナ部での電界集中を抑え、分離耐圧を向上さ
せるのに有効であることが確認された。なお、同図（ｂ
）及び（Ｃ）において、′″、ダ電位線は１００Ｖ間隔
で設けられている。
［発明の効果］
以上、説明したように、本発明の半導体装置によれば、
次のような効果を奏する。
次のような効果を奏する。
トレンチの底部に空洞（Ａｉｒ）部を設け、そのトレン
チ上部にのみポリシリコン膜を埋め込んでいる。また、
トレンチの底部が空洞の場合は、トレンチが完全にポリ
シリコンにより埋め込まれている場合に比べて、トレン
チ底部及びコーナ２ 部での電界集中が抑えられ、十分な分離耐圧を得ること
が可能になる。これにより、トレンチ内の側壁酸化膜厚
に見合った分離耐圧を得ることができる。
チ上部にのみポリシリコン膜を埋め込んでいる。また、
トレンチの底部が空洞の場合は、トレンチが完全にポリ
シリコンにより埋め込まれている場合に比べて、トレン
チ底部及びコーナ２ 部での電界集中が抑えられ、十分な分離耐圧を得ること
が可能になる。これにより、トレンチ内の側壁酸化膜厚
に見合った分離耐圧を得ることができる。
第１図は本発明の一実施例に係わる半導体装置を示す断
面図、第２図（ａ）及び（ｂ）は本発明の一火施例に係
わる半導体装置の製造方法を示す断面図、第３図（ａ）
乃至（ｃ）は、トレンチ底部が空洞（Ａｉｒ）の場合の
基板と、トレンチが完全にポリシリコンにより埋め込ま
れている場合との基板とについて、トレンチ構造内の電
位分布を解析した図、第４図（ａ）乃至（ｄ）は従来の
完全誘電体分離基板の製造行程図、第５図（ａ）及び（
ｂ）はコーナー丸め工程を挿入しないプロセスと押入し
たプロセスとについて、完全誘電体分離基板を作成した
場合のトレンチ形状を示す図、第６図（ａ）乃至（Ｃ）
は従来の完全誘電体分離基板の分離耐圧を測定した結果
を示す図である。 ２１・・・単結晶シリコン基板、２２・・・酸化膜（第
１３ の絶縁膜）、２３・・・基板（素子形成領域）、２４・
・・ｌ・レンチ、２５・・・側壁酸化膜（第２の絶縁膜
）、２６・・・空洞部、２７・・・ポリシリコンからな
る膜、２８．２９・・・素子領域。
面図、第２図（ａ）及び（ｂ）は本発明の一火施例に係
わる半導体装置の製造方法を示す断面図、第３図（ａ）
乃至（ｃ）は、トレンチ底部が空洞（Ａｉｒ）の場合の
基板と、トレンチが完全にポリシリコンにより埋め込ま
れている場合との基板とについて、トレンチ構造内の電
位分布を解析した図、第４図（ａ）乃至（ｄ）は従来の
完全誘電体分離基板の製造行程図、第５図（ａ）及び（
ｂ）はコーナー丸め工程を挿入しないプロセスと押入し
たプロセスとについて、完全誘電体分離基板を作成した
場合のトレンチ形状を示す図、第６図（ａ）乃至（Ｃ）
は従来の完全誘電体分離基板の分離耐圧を測定した結果
を示す図である。 ２１・・・単結晶シリコン基板、２２・・・酸化膜（第
１３ の絶縁膜）、２３・・・基板（素子形成領域）、２４・
・・ｌ・レンチ、２５・・・側壁酸化膜（第２の絶縁膜
）、２６・・・空洞部、２７・・・ポリシリコンからな
る膜、２８．２９・・・素子領域。
Claims (2)
- （１）第１の材料からなる素子形成領域下に第１の絶縁
膜を有する基板と、前記第１の絶縁膜に達するように前
記素子形成領域に形成されるトレンチと、前記トレンチ
の側壁に形成される第２の絶縁膜と、前記トレンチの底
部に形成される空洞部と、前記トレンチの上部にのみ埋
め込まれる、前記第１の材料と同程度の熱膨張係数を有
する第２の材料からなる膜とを具備することを特徴とす
る半導体装置。 - （２）前記トレンチは、そのコーナーに丸め処理が施さ
れていることを特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265266A JPH0821619B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体装置 |
| US07/596,286 US5126817A (en) | 1989-10-13 | 1990-10-12 | Dielectrically isolated structure for use in soi-type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265266A JPH0821619B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03127850A true JPH03127850A (ja) | 1991-05-30 |
| JPH0821619B2 JPH0821619B2 (ja) | 1996-03-04 |
Family
ID=17414842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265266A Expired - Lifetime JPH0821619B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5126817A (ja) |
| JP (1) | JPH0821619B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| JP2005235791A (ja) * | 2001-09-10 | 2005-09-02 | Nec Corp | 半導体装置およびその製造方法 |
| JP2006100544A (ja) * | 2004-09-29 | 2006-04-13 | Denso Corp | 半導体装置およびその製造方法 |
| JP2007531298A (ja) * | 2004-03-31 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ型半導体デバイス及びその製造方法 |
| KR100829368B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
| JP2014103413A (ja) * | 2014-02-03 | 2014-06-05 | Hitachi Power Semiconductor Device Ltd | 半導体装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| US5324683A (en) * | 1993-06-02 | 1994-06-28 | Motorola, Inc. | Method of forming a semiconductor structure having an air region |
| US5448102A (en) * | 1993-06-24 | 1995-09-05 | Harris Corporation | Trench isolation stress relief |
| US6242336B1 (en) * | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US6495900B1 (en) * | 1997-11-12 | 2002-12-17 | Micron Technology, Inc. | Insulator for electrical structure |
| US6586802B2 (en) * | 1999-01-14 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6307247B1 (en) | 1999-07-12 | 2001-10-23 | Robert Bruce Davies | Monolithic low dielectric constant platform for passive components and method |
| US6524929B1 (en) | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
| US6486038B1 (en) * | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
| US6521510B1 (en) | 2001-03-23 | 2003-02-18 | Advanced Micro Devices, Inc. | Method for shallow trench isolation with removal of strained island edges |
| US6534379B1 (en) | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
| US6583488B1 (en) | 2001-03-26 | 2003-06-24 | Advanced Micro Devices, Inc. | Low density, tensile stress reducing material for STI trench fill |
| US6677645B2 (en) * | 2002-01-31 | 2004-01-13 | International Business Machines Corporation | Body contact MOSFET |
| US6709969B1 (en) * | 2002-12-19 | 2004-03-23 | Mark E. Murray | Method for fabricating a gas insulated gate field effect transistor |
| DE102004005804B4 (de) * | 2004-02-06 | 2007-04-05 | X-Fab Semiconductor Foundries Ag | Verfahren zur Verfüllung von Isolationsgräben unter Nutzung von CMOS-Standardprozessen zur Realisierung dielektrisch isolierter Gebiete auf SOI Scheiben |
| US8395217B1 (en) * | 2011-10-27 | 2013-03-12 | International Business Machines Corporation | Isolation in CMOSFET devices utilizing buried air bags |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021539A (ja) * | 1983-07-15 | 1985-02-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184843A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 複合半導体装置とその製造方法 |
| JPH0656865B2 (ja) * | 1988-10-13 | 1994-07-27 | 株式会社東芝 | 高耐圧素子用接着基板 |
-
1989
- 1989-10-13 JP JP1265266A patent/JPH0821619B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-12 US US07/596,286 patent/US5126817A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021539A (ja) * | 1983-07-15 | 1985-02-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| JP2005235791A (ja) * | 2001-09-10 | 2005-09-02 | Nec Corp | 半導体装置およびその製造方法 |
| KR100829368B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| JP2007531298A (ja) * | 2004-03-31 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ型半導体デバイス及びその製造方法 |
| JP2006100544A (ja) * | 2004-09-29 | 2006-04-13 | Denso Corp | 半導体装置およびその製造方法 |
| JP4613565B2 (ja) * | 2004-09-29 | 2011-01-19 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2010135444A (ja) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | 半導体装置 |
| JP2014103413A (ja) * | 2014-02-03 | 2014-06-05 | Hitachi Power Semiconductor Device Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5126817A (en) | 1992-06-30 |
| JPH0821619B2 (ja) | 1996-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03127850A (ja) | 半導体装置 | |
| US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
| JP2822656B2 (ja) | 半導体装置およびその製造方法 | |
| US5318663A (en) | Method for thinning SOI films having improved thickness uniformity | |
| JP2737808B2 (ja) | Ｓｏｉウエハ上の下地絶縁体層の上のシリコン・デバイス層にシリコンの複数の薄いデバイス・メサを形成する方法 | |
| JPH10199969A (ja) | トレンチ隔離構造を持つ半導体装置の製造方法 | |
| US6130467A (en) | Shallow trench isolation with spacers for improved gate oxide quality | |
| KR100234416B1 (ko) | 반도체장치의 소자분리방법 | |
| JPH118296A (ja) | 半導体装置の製造方法 | |
| JPH02103950A (ja) | 高耐圧素子用接着基板 | |
| TWI231965B (en) | Method for manufacturing a semiconductor device | |
| JPS61166041A (ja) | 絶縁分離方法 | |
| JPH07231036A (ja) | 半導体基板の製造方法 | |
| JPH0555357A (ja) | 半導体装置の製造方法 | |
| JPH06334029A (ja) | 誘電体分離構造を備えた半導体基板 | |
| JPH07335742A (ja) | 半導体基板およびその製造方法 | |
| JPH0555358A (ja) | 半導体装置の製造方法 | |
| JPH03265154A (ja) | 半導体基板の製造方法 | |
| JPH04103146A (ja) | 半導体装置及びその製造方法 | |
| JPH1126569A (ja) | 半導体装置の製造方法 | |
| JPH08181296A (ja) | 半導体基板の製造方法 | |
| JPS6231139A (ja) | 絶縁分離溝の埋込方法 | |
| JP2001093972A (ja) | 半導体装置の製造方法 | |
| JPH0574926A (ja) | 半導体基板の製造方法 | |
| JP2003100863A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 14 |