JPH03108317A - Soi薄膜の形成方法 - Google Patents
Soi薄膜の形成方法Info
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- JPH03108317A JPH03108317A JP24541489A JP24541489A JPH03108317A JP H03108317 A JPH03108317 A JP H03108317A JP 24541489 A JP24541489 A JP 24541489A JP 24541489 A JP24541489 A JP 24541489A JP H03108317 A JPH03108317 A JP H03108317A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は501(Silfcon on Insula
tor)gの形成方法に関し、特にSol薄膜の形成方
法に関連する。
tor)gの形成方法に関し、特にSol薄膜の形成方
法に関連する。
〔従来の技術1
SOI #膜の形成方法には大きく分けて2つの方法が
ある。1つは直接薄いSol gを形成する方法、もう
1つは比較的厚いSOI膜を形成したのち、エツチング
あるいは研磨等の方法によりこのSOI膜を簿膜化する
方法である。
ある。1つは直接薄いSol gを形成する方法、もう
1つは比較的厚いSOI膜を形成したのち、エツチング
あるいは研磨等の方法によりこのSOI膜を簿膜化する
方法である。
従来の技術には以下に述べるような問題点がある。まず
、比較的厚いSOI膜を形成したのち、SOI膜を薄膜
化しSol薄膜を得る方法においては、エツチングある
いは研磨の均一性の問題により半導体ウェハ面内及びウ
ェハ間でSol膜厚にばらつきが生じ、均一な膜厚のS
ol薄膜が得られないという問題点がある。また、直接
薄いSOI膜を形成する方法において、溶融再結晶法を
用いた場合、再結晶化時のシリコン膜の体積変化に伴い
シード端部で段切れが生じ、Sol tilt膜の結晶
方位制御が困難である。さらに、固相成長法を用いた場
合、非晶質半導体膜の形成方法としては、通常、真空蒸
着法が多く用いられるが、シード端部が急峻な側壁を有
する場合には堆積する非晶質半導体を段差被覆性良く堆
積することができないので、半導体薄膜の単結晶化は困
難であった。また、非晶質膜の堆積方法としてCVD法
を用いることは、薄膜の段差被覆性はよいものの、膜形
成温度が600℃以上と高いために非晶質半導体膜を形
成することは困難であった。
、比較的厚いSOI膜を形成したのち、SOI膜を薄膜
化しSol薄膜を得る方法においては、エツチングある
いは研磨の均一性の問題により半導体ウェハ面内及びウ
ェハ間でSol膜厚にばらつきが生じ、均一な膜厚のS
ol薄膜が得られないという問題点がある。また、直接
薄いSOI膜を形成する方法において、溶融再結晶法を
用いた場合、再結晶化時のシリコン膜の体積変化に伴い
シード端部で段切れが生じ、Sol tilt膜の結晶
方位制御が困難である。さらに、固相成長法を用いた場
合、非晶質半導体膜の形成方法としては、通常、真空蒸
着法が多く用いられるが、シード端部が急峻な側壁を有
する場合には堆積する非晶質半導体を段差被覆性良く堆
積することができないので、半導体薄膜の単結晶化は困
難であった。また、非晶質膜の堆積方法としてCVD法
を用いることは、薄膜の段差被覆性はよいものの、膜形
成温度が600℃以上と高いために非晶質半導体膜を形
成することは困難であった。
本発明の目的は結晶方位の制御された、ウェハ面内、ウ
ェハ間で均一なSOI膜厚を有するSOI薄膜の形成方
法を提供することにある。
ェハ間で均一なSOI膜厚を有するSOI薄膜の形成方
法を提供することにある。
前記目的を達成するため、本発明に係るSOI薄膜の形
成方法においては、絶縁層が形成された半導体基板上の
一部に厚い単結晶半導体膜を形成する工程と、該基板上
に、バイアススパッタ法により薄い非晶質半導体膜を堆
積する工程と、前記基板上の厚い単結晶半導体膜を種と
して、前記薄い非晶質半導体膜を単結晶化する工程とを
含むものである。
成方法においては、絶縁層が形成された半導体基板上の
一部に厚い単結晶半導体膜を形成する工程と、該基板上
に、バイアススパッタ法により薄い非晶質半導体膜を堆
積する工程と、前記基板上の厚い単結晶半導体膜を種と
して、前記薄い非晶質半導体膜を単結晶化する工程とを
含むものである。
〔作用]
本発明においては、非晶質半導体の堆積方法として、バ
イアススパッタ法を用いる。バイアススパッタ法におい
ては、膜堆積中に基板側にバイアス電圧が印加されるの
で、スパッタ法による膜堆積と同時にイオン衝撃による
スパッタエツチングが進行する。その結果、通常のスパ
ッタ膜では第2図(a)に示すようにシリコン基板lの
シリコン酸化膜2上に形成された単結晶シリコン膜3に
対する非晶質シリコン膜(堆積膜)4の段差被覆性が悪
く、パターン側壁に堆積する膜は膜質が悪かったのに比
較して、バイアススパッタ法では、第2図(ハ)に示す
ように、基板lの温度を室温程度あるいは室温以下に保
持した状態で非晶質シリコン膜(半導体膜)4を基板1
上に段差被覆性良く堆積できる。また、バイアススパッ
タ法による堆積膜としての非晶質シリコン膜4は、バイ
アス印加の効果により下地パターンの単結晶シリコン膜
3の側壁に堆積する膜が緻密化され、非晶質半導体膜と
しての膜質がよいので、固相成長のときにシーディング
が良くなされる。
イアススパッタ法を用いる。バイアススパッタ法におい
ては、膜堆積中に基板側にバイアス電圧が印加されるの
で、スパッタ法による膜堆積と同時にイオン衝撃による
スパッタエツチングが進行する。その結果、通常のスパ
ッタ膜では第2図(a)に示すようにシリコン基板lの
シリコン酸化膜2上に形成された単結晶シリコン膜3に
対する非晶質シリコン膜(堆積膜)4の段差被覆性が悪
く、パターン側壁に堆積する膜は膜質が悪かったのに比
較して、バイアススパッタ法では、第2図(ハ)に示す
ように、基板lの温度を室温程度あるいは室温以下に保
持した状態で非晶質シリコン膜(半導体膜)4を基板1
上に段差被覆性良く堆積できる。また、バイアススパッ
タ法による堆積膜としての非晶質シリコン膜4は、バイ
アス印加の効果により下地パターンの単結晶シリコン膜
3の側壁に堆積する膜が緻密化され、非晶質半導体膜と
しての膜質がよいので、固相成長のときにシーディング
が良くなされる。
以下、本発明の実施例を図面を参照して説明する。
第1図(ω〜(C)は本発明の一実施例を示した模式的
断面図である。
断面図である。
まず、第1図(a)に示すように、シリコン基板1への
酸素のイオン注入により、基板1の表面に厚さ0.5p
mの単結晶シリコン膜(半導体膜)3を残したまま、そ
の単結晶シリコン膜3の下に厚さlpmのシリコン酸化
膜2を形成し、基板1上で、通常のホトレジスト工程と
ドライエツチング工程により、MOSFETのソース、
ドレイン領域のみを残したパターンに単結晶シリコン膜
3をエツチングする。
酸素のイオン注入により、基板1の表面に厚さ0.5p
mの単結晶シリコン膜(半導体膜)3を残したまま、そ
の単結晶シリコン膜3の下に厚さlpmのシリコン酸化
膜2を形成し、基板1上で、通常のホトレジスト工程と
ドライエツチング工程により、MOSFETのソース、
ドレイン領域のみを残したパターンに単結晶シリコン膜
3をエツチングする。
次に第1図(ハ)に示すように、アルゴンガス圧:3m
Torr、シリコンターゲット電カニ 1.OkW、基
板バイアス電圧ニー100V、基板温度二〇℃なる条件
におけるバイアススパッタ法により、前記基板l上に非
晶質シリコン膜4を0.05pm堆積する。バイアスス
パッタ法を用いるため、下地単結晶シリコン膜3のパタ
ーン上に非晶質シリコン膜4が段差被覆性が良く堆積し
、かつ下地単結晶シリコンwX3のパターン側壁に堆積
する非晶質シリコン膜4は緻密である。次いで、第1図
(ハ)に示すように、前記基板1を600℃、窒素雰囲
気条件での電気炉中において90分間熱処理することに
より、単結晶シリコン膜3を種として、非晶質シリコン
膜4を再結晶化し、単結晶シリコン簿膜5を形成する。
Torr、シリコンターゲット電カニ 1.OkW、基
板バイアス電圧ニー100V、基板温度二〇℃なる条件
におけるバイアススパッタ法により、前記基板l上に非
晶質シリコン膜4を0.05pm堆積する。バイアスス
パッタ法を用いるため、下地単結晶シリコン膜3のパタ
ーン上に非晶質シリコン膜4が段差被覆性が良く堆積し
、かつ下地単結晶シリコンwX3のパターン側壁に堆積
する非晶質シリコン膜4は緻密である。次いで、第1図
(ハ)に示すように、前記基板1を600℃、窒素雰囲
気条件での電気炉中において90分間熱処理することに
より、単結晶シリコン膜3を種として、非晶質シリコン
膜4を再結晶化し、単結晶シリコン簿膜5を形成する。
本条件では、ソース、ビレ412間距離が4〜5pm以
下であるソース、ドレイン間領域に、膜厚の制御された
薄膜SOI を再現性良く形成できる。
下であるソース、ドレイン間領域に、膜厚の制御された
薄膜SOI を再現性良く形成できる。
本発明では、シード領域としての厚い単結晶半導体膜を
形成する方法として酸素のイオン注入法を用いたが、こ
れに限る必要はなく、レーザービームや電子ビームを用
いる溶融再結晶法も用いてもよい。また、本発明では、
再結晶化熱処理条件により薄膜SO1の横方向成長距離
を制御可能である。
形成する方法として酸素のイオン注入法を用いたが、こ
れに限る必要はなく、レーザービームや電子ビームを用
いる溶融再結晶法も用いてもよい。また、本発明では、
再結晶化熱処理条件により薄膜SO1の横方向成長距離
を制御可能である。
〔発明の効果)
以上説明したように本発明によれば、膜厚の制御された
薄膜Sol を種結晶領域間において再現性良く得るこ
とができる。従って、本発明のSOI薄膜形成法により
形成したSol薄膜に半導体素子を形成することにより
、素子特性にばらつきのない良好な特性の半導体素子を
形成可能である。
薄膜Sol を種結晶領域間において再現性良く得るこ
とができる。従って、本発明のSOI薄膜形成法により
形成したSol薄膜に半導体素子を形成することにより
、素子特性にばらつきのない良好な特性の半導体素子を
形成可能である。
第1図(a)〜(c)は本発明の一実施例を示した模式
的断面図、第2図(a)、(ハ)は通常のスパッタ膜に
よる堆積膜と、バイアススパッタ法による堆積膜との段
差被覆性を模式的に示した断面図である。
的断面図、第2図(a)、(ハ)は通常のスパッタ膜に
よる堆積膜と、バイアススパッタ法による堆積膜との段
差被覆性を模式的に示した断面図である。
Claims (1)
- (1)絶縁層が形成された半導体基板上の一部に厚い単
結晶半導体膜を形成する工程と、該基板上に、バイアス
スパッタ法により薄い非晶質半導体膜を堆積する工程と
、前記基板上の厚い単結晶半導体膜を種として、前記薄
い非晶質半導体膜を単結晶化する工程とを含むことを特
徴とするSOI薄膜の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24541489A JPH03108317A (ja) | 1989-09-21 | 1989-09-21 | Soi薄膜の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24541489A JPH03108317A (ja) | 1989-09-21 | 1989-09-21 | Soi薄膜の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03108317A true JPH03108317A (ja) | 1991-05-08 |
Family
ID=17133301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24541489A Pending JPH03108317A (ja) | 1989-09-21 | 1989-09-21 | Soi薄膜の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03108317A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8812449B2 (en) | 2004-04-09 | 2014-08-19 | Hitachi, Ltd. | Storage control system and method |
-
1989
- 1989-09-21 JP JP24541489A patent/JPH03108317A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8812449B2 (en) | 2004-04-09 | 2014-08-19 | Hitachi, Ltd. | Storage control system and method |
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