JPH03108318A - Ｓｏｉ薄膜の形成方法 - Google Patents
Ｓｏｉ薄膜の形成方法Info
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- JPH03108318A JPH03108318A JP24541589A JP24541589A JPH03108318A JP H03108318 A JPH03108318 A JP H03108318A JP 24541589 A JP24541589 A JP 24541589A JP 24541589 A JP24541589 A JP 24541589A JP H03108318 A JPH03108318 A JP H03108318A
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Links
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は５ｏｌ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）膜の形成方法に関し、特にＳＯＩ薄膜の形成方
法に関連する。
ｔｏｒ）膜の形成方法に関し、特にＳＯＩ薄膜の形成方
法に関連する。
〔従来の技術１
５０１薄膜の形成方法には大きく分けて２つの方法があ
る。１つは直接薄いＳＯｘ膜を形成する方法、もう１つ
は比較的厚いＳＯｘ膜を形成したのち、エツチングある
いは研磨等の方法によりこのＳＯｘ膜を簿膜化する方法
である。
る。１つは直接薄いＳＯｘ膜を形成する方法、もう１つ
は比較的厚いＳＯｘ膜を形成したのち、エツチングある
いは研磨等の方法によりこのＳＯｘ膜を簿膜化する方法
である。
従来の技術には以下に述べるような問題点がある。まず
、比較的厚いＳＯｘ膜を形成したのち、ＳＯｘ膜を薄膜
化しＳｏｌ薄膜を得る方法においては、エツチングある
いは研磨の均一性の問題により半導体ウェハ面内及びウ
ェハ間でＳＯＩ膜厚にばらつきが生じ、均一な膜厚のＳ
ｏｌ薄膜が得られないという問題点がある。また、直接
薄いＳＯｘ膜を形成する方法において、溶融再結晶法を
用いた場合、再結晶化時のシリコン膜の体積変化に伴い
シード端部で段切れが隼じ、Ｓｏｌ薄膜の結晶方位制御
が困難である。さらに、固相成長法を用いた場合、非晶
質半導体膜の形成方法としては、通常、真空蒸着法が多
く用いられるが、シード端部が急峻な側壁を有する場合
には堆積する非晶質半導体を段差被覆性良く堆積するこ
とができないので、半導体薄膜の単結晶化は困難であっ
た。また、非晶質膜の堆積方法としてＣＶＤ法を用いる
ことは、薄膜の段差被覆性は良いものの、膜形成温度が
６００℃以上と高いために非晶質半導体膜を形成するこ
とは困難であった。
、比較的厚いＳＯｘ膜を形成したのち、ＳＯｘ膜を薄膜
化しＳｏｌ薄膜を得る方法においては、エツチングある
いは研磨の均一性の問題により半導体ウェハ面内及びウ
ェハ間でＳＯＩ膜厚にばらつきが生じ、均一な膜厚のＳ
ｏｌ薄膜が得られないという問題点がある。また、直接
薄いＳＯｘ膜を形成する方法において、溶融再結晶法を
用いた場合、再結晶化時のシリコン膜の体積変化に伴い
シード端部で段切れが隼じ、Ｓｏｌ薄膜の結晶方位制御
が困難である。さらに、固相成長法を用いた場合、非晶
質半導体膜の形成方法としては、通常、真空蒸着法が多
く用いられるが、シード端部が急峻な側壁を有する場合
には堆積する非晶質半導体を段差被覆性良く堆積するこ
とができないので、半導体薄膜の単結晶化は困難であっ
た。また、非晶質膜の堆積方法としてＣＶＤ法を用いる
ことは、薄膜の段差被覆性は良いものの、膜形成温度が
６００℃以上と高いために非晶質半導体膜を形成するこ
とは困難であった。
本発明の目的は結晶方位の制御された、ウェハ面内、ウ
ェハ間で均一な５０１膜厚を有するＳＯＩ薄膜の形成方
法を提供することにある。
ェハ間で均一な５０１膜厚を有するＳＯＩ薄膜の形成方
法を提供することにある。
前記目的を達成するため、本発明に係るＳｏｌ薄膜の形
成方法においては、絶縁層が形成された半導体基板上の
一部に厚い単結晶半導体膜を形成する工程と、該基板上
に、バイアスＥＣＲＣＶＤ法により薄い非晶質半導体膜
を堆積する工程と、前記基板上の厚い単結晶半導体膜を
種として、前記薄い非晶質半導体膜を単結晶化する工程
とを含むものである。
成方法においては、絶縁層が形成された半導体基板上の
一部に厚い単結晶半導体膜を形成する工程と、該基板上
に、バイアスＥＣＲＣＶＤ法により薄い非晶質半導体膜
を堆積する工程と、前記基板上の厚い単結晶半導体膜を
種として、前記薄い非晶質半導体膜を単結晶化する工程
とを含むものである。
本発明においては、非晶質半導体の堆積方法として、バ
イアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅ５ｏｎａ−ｎｃｅ） ＣＶＤ法を用いる。バイア
スＥＣＲＣＶｔ）法においては、ＣＶＤ膜堆積中に基板
側にバイアス電圧が印加されるので、膜堆積と同時にイ
オン衝撃によるスパッタエツチングが進行する。その結
果、通常のＥＣ：ＲＣＶＤ法では第２図（ωに示すよう
にシリコン基板１のシリコン酸化膜２上に形成された単
結晶シリコン膜３に対する非晶質シリコン膜（堆積膜）
４の段差被覆性が悪く、パターン側壁に堆積する膜は膜
質が悪かったのに比較して、バイアスＥＣＲＣＶＤ法で
は第２図（ハ）に示すように、基板ｌの温度を室温程度
あるいは室温以下に保持した状態で非晶質シリコン膜（
半導体膜）４を基板１上に段差被覆性良く堆積できる。
イアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅ５ｏｎａ−ｎｃｅ） ＣＶＤ法を用いる。バイア
スＥＣＲＣＶｔ）法においては、ＣＶＤ膜堆積中に基板
側にバイアス電圧が印加されるので、膜堆積と同時にイ
オン衝撃によるスパッタエツチングが進行する。その結
果、通常のＥＣ：ＲＣＶＤ法では第２図（ωに示すよう
にシリコン基板１のシリコン酸化膜２上に形成された単
結晶シリコン膜３に対する非晶質シリコン膜（堆積膜）
４の段差被覆性が悪く、パターン側壁に堆積する膜は膜
質が悪かったのに比較して、バイアスＥＣＲＣＶＤ法で
は第２図（ハ）に示すように、基板ｌの温度を室温程度
あるいは室温以下に保持した状態で非晶質シリコン膜（
半導体膜）４を基板１上に段差被覆性良く堆積できる。
又、バイアスＥＣＲＣＶＤ法による堆積膜４ではバイア
ス印加の効果により下地パターンの単結晶シリコン膜３
の側壁に堆積する膜が緻密化され、非晶質半導体膜とし
ての膜質がよいので、固相成長のときにシーディングが
良くなされる。
ス印加の効果により下地パターンの単結晶シリコン膜３
の側壁に堆積する膜が緻密化され、非晶質半導体膜とし
ての膜質がよいので、固相成長のときにシーディングが
良くなされる。
〔実施例］
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を示した模式
的断面図である。
的断面図である。
まず、第１図（ａ）に示すように、シリコン基板ｌへの
酸素のイオン注入により、基板表面に厚さ０゜５ＩＬｍ
の単結晶シリコン膜３を残したまま、その単結晶シリコ
ン膜３の下に厚さｌｐｍのシリコン酸化膜２を形成し、
基板１上で、通常のホトレジスト工程とドライエツチン
グ工程により、ＭＯＳＦＥＴのソース、ドレイン領域の
みを残したパターンに単結晶シリコン膜３をエツチング
する。次に第１図（ロ）に示すように、シランガスとア
ルゴンガスの混合ガスを用いて、ガス混合流量比：２対
ｌ、ガス圧：４ｍＴｏｒｒ、マイクロ波型カニ ４００
Ｗ、基板バイアス電圧ニー１００Ｖ、基板温度＝２０℃
なる条件におけるバイアスＥＣＲＣＶＤ法により、前記
基板ｌ上に非晶質シリコン膜４を０．０５μｍ堆積する
。バイアスＥＣＲＣＶＤ法を用いるため、下地単結晶シ
リコン膜３のパターン上に非晶質シリコン膜４が段差被
覆性が良く堆積し、かつ下地単結晶シリコン膜３のパタ
ーン側壁に堆積する非晶質シリコン膜４は緻密である。
酸素のイオン注入により、基板表面に厚さ０゜５ＩＬｍ
の単結晶シリコン膜３を残したまま、その単結晶シリコ
ン膜３の下に厚さｌｐｍのシリコン酸化膜２を形成し、
基板１上で、通常のホトレジスト工程とドライエツチン
グ工程により、ＭＯＳＦＥＴのソース、ドレイン領域の
みを残したパターンに単結晶シリコン膜３をエツチング
する。次に第１図（ロ）に示すように、シランガスとア
ルゴンガスの混合ガスを用いて、ガス混合流量比：２対
ｌ、ガス圧：４ｍＴｏｒｒ、マイクロ波型カニ ４００
Ｗ、基板バイアス電圧ニー１００Ｖ、基板温度＝２０℃
なる条件におけるバイアスＥＣＲＣＶＤ法により、前記
基板ｌ上に非晶質シリコン膜４を０．０５μｍ堆積する
。バイアスＥＣＲＣＶＤ法を用いるため、下地単結晶シ
リコン膜３のパターン上に非晶質シリコン膜４が段差被
覆性が良く堆積し、かつ下地単結晶シリコン膜３のパタ
ーン側壁に堆積する非晶質シリコン膜４は緻密である。
次いで、第１図（ｃ）に示すように、前記基板ｌを６０
０℃、窒素雰囲気条件での電気炉中において９０分間熱
処理することにより、非晶質シリコン膜４を再結晶化し
、単結晶シリコン薄膜５を形成する。
０℃、窒素雰囲気条件での電気炉中において９０分間熱
処理することにより、非晶質シリコン膜４を再結晶化し
、単結晶シリコン薄膜５を形成する。
本条件では、ソース、ドレイン間距離が４〜５ｐｉ以下
であるソース、ドレイン間領域に、膜厚の制御された薄
膜Ｓｏｌ を再現性良く形成できる。
であるソース、ドレイン間領域に、膜厚の制御された薄
膜Ｓｏｌ を再現性良く形成できる。
本発明では、シード領域としての厚い単結晶半導体膜を
形成する方法として酸素のイオン注入法を用いたが、こ
れに限る必要はなく、レーザービームや電子ビームを用
いる溶融再結晶法も用いてもよい。また、本発明では、
再結晶化熱処理条件により簿膜ＳＯ■の横方向成長距離
を制御可能である。
形成する方法として酸素のイオン注入法を用いたが、こ
れに限る必要はなく、レーザービームや電子ビームを用
いる溶融再結晶法も用いてもよい。また、本発明では、
再結晶化熱処理条件により簿膜ＳＯ■の横方向成長距離
を制御可能である。
【発明の効果］
以上説明したように本発明によれば、膜厚の制御された
薄膜ＳＯＩ を種結晶領域間において再現性良く得るこ
とができる。従って、本発明のＳＯ■薄膜形成法により
形成したＳＯＩ薄膜に半導体素子を形成することにより
素子特性にばらつきのない、良好な特性の半導体素子を
形成可能である。
薄膜ＳＯＩ を種結晶領域間において再現性良く得るこ
とができる。従って、本発明のＳＯ■薄膜形成法により
形成したＳＯＩ薄膜に半導体素子を形成することにより
素子特性にばらつきのない、良好な特性の半導体素子を
形成可能である。
第１図（ａ）〜（ｃ）は本発明の一実施例を示した模式
的断面図、第２図（ａ）、（ｂ）は通常のＥＣＲＣＶＤ
法による堆積膜と、バイアスＥＣＲＣＶＤ法による堆積
膜との段差被覆性を模式的に示した断面図である。
的断面図、第２図（ａ）、（ｂ）は通常のＥＣＲＣＶＤ
法による堆積膜と、バイアスＥＣＲＣＶＤ法による堆積
膜との段差被覆性を模式的に示した断面図である。
Claims (1)
- （１）絶縁層が形成された半導体基板上の一部に厚い単
結晶半導体膜を形成する工程と、該基板上に、バイアス
ＥＣＲＣＶＤ法により薄い非晶質半導体膜を堆積する工
程と、前記基板上の厚い単結晶半導体膜を種として、前
記薄い非晶質半導体膜を単結晶化する工程とを含むこと
を特徴とするＳＯＩ薄膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24541589A JPH03108318A (ja) | 1989-09-21 | 1989-09-21 | Ｓｏｉ薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24541589A JPH03108318A (ja) | 1989-09-21 | 1989-09-21 | Ｓｏｉ薄膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108318A true JPH03108318A (ja) | 1991-05-08 |
Family
ID=17133316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24541589A Pending JPH03108318A (ja) | 1989-09-21 | 1989-09-21 | Ｓｏｉ薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170397A3 (en) * | 2000-07-07 | 2003-12-10 | Applied Materials, Inc. | Deposition of amorphous silicon films by high density plasma CVD at low temperatures |
| KR101634554B1 (ko) * | 2016-04-26 | 2016-06-29 | 주식회사 청우디엔시 | 매립전 및 이를 이용한 전차선 프레임 설치방법 |
-
1989
- 1989-09-21 JP JP24541589A patent/JPH03108318A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170397A3 (en) * | 2000-07-07 | 2003-12-10 | Applied Materials, Inc. | Deposition of amorphous silicon films by high density plasma CVD at low temperatures |
| KR101634554B1 (ko) * | 2016-04-26 | 2016-06-29 | 주식회사 청우디엔시 | 매립전 및 이를 이용한 전차선 프레임 설치방법 |
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