JPS6148792B2 - - Google Patents
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- JPS6148792B2 JPS6148792B2 JP5155878A JP5155878A JPS6148792B2 JP S6148792 B2 JPS6148792 B2 JP S6148792B2 JP 5155878 A JP5155878 A JP 5155878A JP 5155878 A JP5155878 A JP 5155878A JP S6148792 B2 JPS6148792 B2 JP S6148792B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型半導体装置とくにソー
ス、ドレイン拡散層がゲートに対して自己整合的
に形成されるMOS型半導体装置に関するもの
で、その特性改善及び良品率の向上を目的とす
る。
ス、ドレイン拡散層がゲートに対して自己整合的
に形成されるMOS型半導体装置に関するもの
で、その特性改善及び良品率の向上を目的とす
る。
半導体基板上にゲート酸化膜を介してゲートを
設け、さらにその上に絶縁膜を堆積せしめてゲー
トを横切る金属配線のクロスオーバーを形成する
場合、ゲート端部で断線が起るという問題があ
り、従来これに対しては例えば、絶縁膜として高
濃度にリンを含むPSG（Phospho Silicate
Glass）膜を用いるいわゆる“グラス・フロー”
により、ゲート端部を滑らかにする方法がとられ
ていた。これはクロスオーバに対しては有効であ
るが、コンタクト孔の形成や信頼性確保等に欠点
があつた。
設け、さらにその上に絶縁膜を堆積せしめてゲー
トを横切る金属配線のクロスオーバーを形成する
場合、ゲート端部で断線が起るという問題があ
り、従来これに対しては例えば、絶縁膜として高
濃度にリンを含むPSG（Phospho Silicate
Glass）膜を用いるいわゆる“グラス・フロー”
により、ゲート端部を滑らかにする方法がとられ
ていた。これはクロスオーバに対しては有効であ
るが、コンタクト孔の形成や信頼性確保等に欠点
があつた。
また一般にゲートをマスクとして、ゲート酸化
膜をエツチオフするが、この時アンダーカツトを
生じ、ゲートの下がえぐられる。この上から絶縁
膜を堆積せしめると、ゲート側壁近傍で膜厚が薄
くなり、クロスオーバ配線と基板（或いはソース
ドレイン）間又はゲート間の絶縁不良を生じやす
くなる。
膜をエツチオフするが、この時アンダーカツトを
生じ、ゲートの下がえぐられる。この上から絶縁
膜を堆積せしめると、ゲート側壁近傍で膜厚が薄
くなり、クロスオーバ配線と基板（或いはソース
ドレイン）間又はゲート間の絶縁不良を生じやす
くなる。
さらに、ソース、ドレイン拡散層やゲートにポ
リシリコンが用いられた時その抵抗を低下せしめ
るため、１回または２回の拡散工程によりそれら
に極めて高濃度の不純物を導入することがある。
これは特に配線抵抗が動作特性に大きな影響を与
える高周波用の半導体装置に於て必要となる。そ
の様な場合、ゲート酸化膜の端部が高不純物濃度
になりそこでゲート絶縁耐圧が低下する。
リシリコンが用いられた時その抵抗を低下せしめ
るため、１回または２回の拡散工程によりそれら
に極めて高濃度の不純物を導入することがある。
これは特に配線抵抗が動作特性に大きな影響を与
える高周波用の半導体装置に於て必要となる。そ
の様な場合、ゲート酸化膜の端部が高不純物濃度
になりそこでゲート絶縁耐圧が低下する。
本発明はMOS型半導体装置のこれらの問題点
を解決するために、本発明に於ては、本発明者ら
が特願昭52−11703号にて提案した方法を用い、
ゲート側壁を自己整合的に覆う如く絶縁膜を形成
することを特徴とするものである。
を解決するために、本発明に於ては、本発明者ら
が特願昭52−11703号にて提案した方法を用い、
ゲート側壁を自己整合的に覆う如く絶縁膜を形成
することを特徴とするものである。
まず、本発明の基本となる方法を説明する。半
導体基板上に任意の厚みをもつパターンが形成さ
れているとき、その上方より真空蒸着法、気相成
長法、スパツタ法等により絶縁膜や導電膜を堆積
せしめると、上記パターンの上面のみならず側壁
にもそれらの被膜が成長する。次に基板にほぼ垂
直方向にエツチングガスを入射する条件でドライ
エツチングを行う事により、上記被膜を上記パタ
ーン上面からは除去すると、その側面に被覆を選
択的に残存せしめる事が出来る。ドライエツチン
グとしてはイオンビームエツチング法や平行電極
型プラズマエツチング法（又は反応性スパツタエ
ツチング法）等があり、半導体基板に対してほぼ
垂直にエツチングガス（弗素ラジカルやアルゴン
イオン等）を入射せしめられるもので、エツチン
グが基板表面に対して平行に進行するものであれ
ば良い。この方法により、自己整合エツチングに
より微細で高精度に被膜パターンを残存させるこ
とができる。
導体基板上に任意の厚みをもつパターンが形成さ
れているとき、その上方より真空蒸着法、気相成
長法、スパツタ法等により絶縁膜や導電膜を堆積
せしめると、上記パターンの上面のみならず側壁
にもそれらの被膜が成長する。次に基板にほぼ垂
直方向にエツチングガスを入射する条件でドライ
エツチングを行う事により、上記被膜を上記パタ
ーン上面からは除去すると、その側面に被覆を選
択的に残存せしめる事が出来る。ドライエツチン
グとしてはイオンビームエツチング法や平行電極
型プラズマエツチング法（又は反応性スパツタエ
ツチング法）等があり、半導体基板に対してほぼ
垂直にエツチングガス（弗素ラジカルやアルゴン
イオン等）を入射せしめられるもので、エツチン
グが基板表面に対して平行に進行するものであれ
ば良い。この方法により、自己整合エツチングに
より微細で高精度に被膜パターンを残存させるこ
とができる。
本発明は自己整合エツチングのこの原理に基づ
き、高性能のMOS型半導体装置を制御性良く得
るものである。
き、高性能のMOS型半導体装置を制御性良く得
るものである。
以下製造工程に従つて、本発明の一実施例にか
かるMOSLSIの製造方法を図面とともに詳細に説
明する。
かるMOSLSIの製造方法を図面とともに詳細に説
明する。
ｎチヤンネルMOSFETを例にとり上げるた
め、まずｐ型（100）基板１を通常工程により洗
浄して、選択酸化法により分離用酸化膜２を形成
し、その他の部分に約1000Å厚のゲート酸化膜３
を熱酸化法により成長せしめる（第１図）。
め、まずｐ型（100）基板１を通常工程により洗
浄して、選択酸化法により分離用酸化膜２を形成
し、その他の部分に約1000Å厚のゲート酸化膜３
を熱酸化法により成長せしめる（第１図）。
モリブデンやポリシリコンの如きゲート膜を気
相成長法により約5000Åの厚さに堆積せしめて、
ゲートパターン４を形成する。（第２図）。
相成長法により約5000Åの厚さに堆積せしめて、
ゲートパターン４を形成する。（第２図）。
次にゲートパターン４をマスクの一部として基
板１にリンイオンを注入してソース、ドレイン領
域５，６を形成する。このイオン注入時の汚染を
除去するためゲート４をマスクとしてゲート酸化
膜３を除去する（第３図）。
板１にリンイオンを注入してソース、ドレイン領
域５，６を形成する。このイオン注入時の汚染を
除去するためゲート４をマスクとしてゲート酸化
膜３を除去する（第３図）。
ゲートパターン４直下のゲート酸化膜３′はア
ンダーカツトのためゲート４より巾が狭くなつて
いる。この上に減圧気相成長法により約0.8ミク
ロン厚の絶縁膜７を堆積せしめる。この時ゲート
上面や基板上の平坦部での厚さｔFに対して、ゲ
ート４の両側壁４ａに垂直方向にもほぼ同等の厚
さに堆積させる。従つて基板１に垂直方向に絶縁
膜７の厚さを見るとゲート４の両側壁４ａ近傍で
は、ｔFに対してゲート４の厚さ分だけ厚い部分
（ｔW）が生じている（第４図）。
ンダーカツトのためゲート４より巾が狭くなつて
いる。この上に減圧気相成長法により約0.8ミク
ロン厚の絶縁膜７を堆積せしめる。この時ゲート
上面や基板上の平坦部での厚さｔFに対して、ゲ
ート４の両側壁４ａに垂直方向にもほぼ同等の厚
さに堆積させる。従つて基板１に垂直方向に絶縁
膜７の厚さを見るとゲート４の両側壁４ａ近傍で
は、ｔFに対してゲート４の厚さ分だけ厚い部分
（ｔW）が生じている（第４図）。
テフロンをターゲツトにしてフレオンガスを用
いる平行電極型プラズマ（又は反応性スパツタリ
ング）装置により、基板１表面に対してフツ素ラ
ジカルの如きエツチングガスをほぼ垂直に入射せ
しめて絶縁膜７をエツチする。この時エツチ量と
しては平坦部での厚さｔF分をやや上回る程度に
してエツチングを停止すると、図の如くゲート４
の両側壁４ａを覆う如く絶縁膜７ａが自己整合的
に残存する（第５図）。
いる平行電極型プラズマ（又は反応性スパツタリ
ング）装置により、基板１表面に対してフツ素ラ
ジカルの如きエツチングガスをほぼ垂直に入射せ
しめて絶縁膜７をエツチする。この時エツチ量と
しては平坦部での厚さｔF分をやや上回る程度に
してエツチングを停止すると、図の如くゲート４
の両側壁４ａを覆う如く絶縁膜７ａが自己整合的
に残存する（第５図）。
この状態で、基板１表面に形成されたソース、
ドレイン領域５，６の表面及びゲート４の上面が
露出するので、それらの配線抵抗を減少させるた
め、再度イオン注入あるいは熱拡散により不純物
を導入しても良い。この時、ゲート酸化膜３′は
絶縁膜７ａにより封止されている構造になつてい
るので、高濃度不純物にさらされることはなく製
造上きわめて有利である。また絶縁膜７ａはその
断面が丸味を帯びているので、ゲート４の表面が
平滑化される効果を生じる。また、絶縁膜７のエ
ツチング量をｔFよりもかなり多くしておいて残
存した絶縁膜７ａの高さをゲート４の厚さの半分
程度にすることが出来るが、そうするとゲート４
の断面が階段状になり、後のクロスオーバ配線の
断線をより一層減少させる事が出来る。
ドレイン領域５，６の表面及びゲート４の上面が
露出するので、それらの配線抵抗を減少させるた
め、再度イオン注入あるいは熱拡散により不純物
を導入しても良い。この時、ゲート酸化膜３′は
絶縁膜７ａにより封止されている構造になつてい
るので、高濃度不純物にさらされることはなく製
造上きわめて有利である。また絶縁膜７ａはその
断面が丸味を帯びているので、ゲート４の表面が
平滑化される効果を生じる。また、絶縁膜７のエ
ツチング量をｔFよりもかなり多くしておいて残
存した絶縁膜７ａの高さをゲート４の厚さの半分
程度にすることが出来るが、そうするとゲート４
の断面が階段状になり、後のクロスオーバ配線の
断線をより一層減少させる事が出来る。
次に再び気相成長法で第２の絶縁膜８を堆積せ
しめる。第５図の工程で述べた理由により、ゲー
トパターン４の近傍で絶縁膜８は滑らかな断面を
持つように堆積される。通常の方法によりコンタ
クト孔９，１０，１１を形成する。（第６図）。
しめる。第５図の工程で述べた理由により、ゲー
トパターン４の近傍で絶縁膜８は滑らかな断面を
持つように堆積される。通常の方法によりコンタ
クト孔９，１０，１１を形成する。（第６図）。
こうしたのち、真空蒸着法によりアルミを蒸着
してソース、ゲート、ドレイン電極１２，１３，
１４を形成して工程が完了し、第７図に示す
MOS型トランジスタが完成する。
してソース、ゲート、ドレイン電極１２，１３，
１４を形成して工程が完了し、第７図に示す
MOS型トランジスタが完成する。
以上の方法によれば、
() ゲート側壁に自己整合的に絶縁膜が形成さ
れる事によりゲート端部が滑らかになり、クロ
スオーバ配線の形成が容易になる。
れる事によりゲート端部が滑らかになり、クロ
スオーバ配線の形成が容易になる。
() ゲート側壁近傍で絶縁膜が厚く形成されて
いるのでクロスオーバ配線とゲートあるいはソ
ース、ドレイン間の絶縁不良の発生が少ない。
いるのでクロスオーバ配線とゲートあるいはソ
ース、ドレイン間の絶縁不良の発生が少ない。
() ゲート酸化膜はその両端に於いて絶縁膜に
封止されているため、外部からの汚染が防止さ
れまたゲート絶縁不良が少ない。従つてソー
ス、ドレイン拡散領域やポリシリコンゲートへ
高濃度の不純物導入が可能であり、拡散層やゲ
ートの配線抵抗が低く出来る。これは高速動作
や大電流の要求される半導体装置にとつてきわ
めて重要である。
封止されているため、外部からの汚染が防止さ
れまたゲート絶縁不良が少ない。従つてソー
ス、ドレイン拡散領域やポリシリコンゲートへ
高濃度の不純物導入が可能であり、拡散層やゲ
ートの配線抵抗が低く出来る。これは高速動作
や大電流の要求される半導体装置にとつてきわ
めて重要である。
以上のように本発明によれば絶縁ゲート型半導
体集積回路の特性の改善や良品率、信頼性の向上
が可能となり、高密度な半導体集積回路の製造に
大きく寄与するものである。
体集積回路の特性の改善や良品率、信頼性の向上
が可能となり、高密度な半導体集積回路の製造に
大きく寄与するものである。
第１〜７図は本発明の一実施例にかかるMOS
型半導体装置の製造工程断面図である。 １……ｐ型基板、３……ゲート酸化膜、４……
ゲートパターン、５，６……ソース、ドレイン領
域、７，７ａ，８……絶縁膜、１２，１３，１４
……ソース、ゲート、ドレイン電極。
型半導体装置の製造工程断面図である。 １……ｐ型基板、３……ゲート酸化膜、４……
ゲートパターン、５，６……ソース、ドレイン領
域、７，７ａ，８……絶縁膜、１２，１３，１４
……ソース、ゲート、ドレイン電極。
Claims (1)
- １ 第１導電型の半導体基板にゲート酸化膜を介
してゲートパターンを形成する工程と、上記ゲー
トパターンをマスクとして上記基板表面に第２導
電型の不純物を導入してソース、ドレイン領域を
形成する工程と、上記基板上に絶縁膜を堆積せし
める工程と、上記基板表面にエツチングガスをほ
ぼ垂直に入射せしめて上記絶縁膜をドライエツチ
して上記ゲートパターン側壁を覆う部分のみを自
己整合的に残存せしめる工程と、全面に第２の絶
縁膜を堆積せしめ所望の位置にコンタクト孔を形
成して金属配線を形成する工程とを備えたことを
特徴とする絶縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155878A JPS54142981A (en) | 1978-04-27 | 1978-04-27 | Manufacture of insulation gate type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155878A JPS54142981A (en) | 1978-04-27 | 1978-04-27 | Manufacture of insulation gate type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142981A JPS54142981A (en) | 1979-11-07 |
| JPS6148792B2 true JPS6148792B2 (ja) | 1986-10-25 |
Family
ID=12890312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5155878A Granted JPS54142981A (en) | 1978-04-27 | 1978-04-27 | Manufacture of insulation gate type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54142981A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577945A (en) * | 1980-06-18 | 1982-01-16 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5737855A (en) * | 1980-08-19 | 1982-03-02 | Nec Corp | Semiconductor device |
| JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57193045A (en) * | 1981-05-23 | 1982-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit device and manufacture thereof |
| JPS57202757A (en) * | 1981-06-09 | 1982-12-11 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS5821845A (ja) * | 1981-07-31 | 1983-02-08 | Nec Corp | 半導体装置 |
| JPS5966149A (ja) * | 1982-10-08 | 1984-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59117237A (ja) * | 1982-12-24 | 1984-07-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61198653A (ja) * | 1985-11-15 | 1986-09-03 | Nec Corp | 半導体装置の製造方法 |
| JPS646052U (ja) * | 1987-06-30 | 1989-01-13 |
-
1978
- 1978-04-27 JP JP5155878A patent/JPS54142981A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142981A (en) | 1979-11-07 |
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