JPS61198653A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61198653A JPS61198653A JP25632885A JP25632885A JPS61198653A JP S61198653 A JPS61198653 A JP S61198653A JP 25632885 A JP25632885 A JP 25632885A JP 25632885 A JP25632885 A JP 25632885A JP S61198653 A JPS61198653 A JP S61198653A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかかり、とくに電極
配線材料の段部での断線を防ぐ新規なＭＯＪ１半導体装
置の製造方法に関するものである。
配線材料の段部での断線を防ぐ新規なＭＯＪ１半導体装
置の製造方法に関するものである。
ＭＯａ型半導体装置では、多数の素子を高密度に集積す
るために、各素子の占有する面積を小さくする必要があ
る。従来ＭＯａ型半導体装置上のソースドレイン拡散層
領域と、ゲート及び配装材料となっている多結晶シリコ
ンとラミ気的に接触させるためには、ソースドレイン拡
散層領域を形成後、前記半導体装置上に絶縁盤、例えば
気相成長法により成長した酸化膜に、それぞれコンタク
ト孔を開孔し、アルミを用いて−ト酸化膜形成後、適当
な部分のゲート酸化膜にコンタクト孔を開孔し、前記半
導体装置上全面に、多結晶シリコンを気相成長法により
成長し、ソース・ドレイン拡張層領域と、多結晶シリコ
ンを直接に接触させ、全面にリン拡散することにより、
ポリシリコンを一導電型にするのと同時に前記ゲート酸
化膜開孔部のポリシリコンの下にＮ型拡散層を形成した
のち、ポリシリコンを選択的に除去し、ゲート及び配線
部分を形成し、その後Ｎ型のソースドレイン拡散層領域
を形成することにより、多結晶シリコン下の拡散層領域
を介して、ソースドレイン拡散層領域と多結晶シリコン
を電気的に接続していた。
るために、各素子の占有する面積を小さくする必要があ
る。従来ＭＯａ型半導体装置上のソースドレイン拡散層
領域と、ゲート及び配装材料となっている多結晶シリコ
ンとラミ気的に接触させるためには、ソースドレイン拡
散層領域を形成後、前記半導体装置上に絶縁盤、例えば
気相成長法により成長した酸化膜に、それぞれコンタク
ト孔を開孔し、アルミを用いて−ト酸化膜形成後、適当
な部分のゲート酸化膜にコンタクト孔を開孔し、前記半
導体装置上全面に、多結晶シリコンを気相成長法により
成長し、ソース・ドレイン拡張層領域と、多結晶シリコ
ンを直接に接触させ、全面にリン拡散することにより、
ポリシリコンを一導電型にするのと同時に前記ゲート酸
化膜開孔部のポリシリコンの下にＮ型拡散層を形成した
のち、ポリシリコンを選択的に除去し、ゲート及び配線
部分を形成し、その後Ｎ型のソースドレイン拡散層領域
を形成することにより、多結晶シリコン下の拡散層領域
を介して、ソースドレイン拡散層領域と多結晶シリコン
を電気的に接続していた。
しかし、前者では異なる領域上に２つのコンタクト孔を
開孔しなければ々らないことから、コンタクト孔の目金
せずれによる余裕をも考慮した場合、かなり太き表面積
を必要とし、各素子の面積を小さくする方向に反するの
で、実用的でない。一方後者は、多結晶シリコンとソー
スドレイン拡散層の導電型が同じ場合にはすでに説明し
たように、多結晶シリコン（王ツス・ドレイン拡散層領
域の電気的接触ができ、また面積も小さくできる。これ
の方法は多結晶シリコンからの一導電型不純物のシリコ
ン基板への拡散により、多結晶シリコンの下には一導電
型拡散層が形成され、次工程で形成されるソース・ドレ
イン拡散層領域と、同導電型となるときのみ電気的に接
続される。しかしながら、もし異なる導ｔｍとなる場合
には、Ｐ−Ｎ接合が形成されてしまう。例えば相補型Ｍ
Ｏ８半導体装置の場合、ソース・ドレイン拡散層領域に
は２つの導電型があり、ゲート及び配線用の多結晶シリ
コンの導電型のみで形成した場合、多結晶シリコンと同
導電型の拡散層とはオーミックな接触がとれるが、異な
る導電型の拡散層とではＰ−Ｎ接合が形成されてしまう
。
開孔しなければ々らないことから、コンタクト孔の目金
せずれによる余裕をも考慮した場合、かなり太き表面積
を必要とし、各素子の面積を小さくする方向に反するの
で、実用的でない。一方後者は、多結晶シリコンとソー
スドレイン拡散層の導電型が同じ場合にはすでに説明し
たように、多結晶シリコン（王ツス・ドレイン拡散層領
域の電気的接触ができ、また面積も小さくできる。これ
の方法は多結晶シリコンからの一導電型不純物のシリコ
ン基板への拡散により、多結晶シリコンの下には一導電
型拡散層が形成され、次工程で形成されるソース・ドレ
イン拡散層領域と、同導電型となるときのみ電気的に接
続される。しかしながら、もし異なる導ｔｍとなる場合
には、Ｐ−Ｎ接合が形成されてしまう。例えば相補型Ｍ
Ｏ８半導体装置の場合、ソース・ドレイン拡散層領域に
は２つの導電型があり、ゲート及び配線用の多結晶シリ
コンの導電型のみで形成した場合、多結晶シリコンと同
導電型の拡散層とはオーミックな接触がとれるが、異な
る導電型の拡散層とではＰ−Ｎ接合が形成されてしまう
。
このため多結晶シリコンとソースドレイン拡散層領域の
導電型が異なる場合には、？４１図、ｆａｚ図に示され
るように、半導体基板１１にフィールド酸化［１２を形
成後ゲート酸化膜１７を残したままで、ポリシリ成長し
、しかる後パターングし、酸化膜、たとえばＰＳＧ１４
を堆積被着し、多結晶シリコン１８と、ソース・ドレイ
ン拡散層領域の両方にまたがるようにコンタクト孔２８
を開孔し、コンタクト孔上にアルミ１５を敷いてこのア
ルミを介して、多結晶シリコン１８とフィルド酸化膜１
ｚに囲まれた活性領域ｚ１における拡散層領域を電気的
に接触させることが考えられる。従来より、このコンタ
クトは使用されているが、第１図に示されるように従来
どうりバッフアートフッ酸によりこのコンタクト孔の開
孔を行った場合、開孔時に多結晶シリコンの下のゲート
酸化膜１７がエツチングされ、多結晶シリコンの下に空
どう１８ができてしまう。したがってアルミを被着させ
、多結晶シリコンとソース・ドレイン拡散層をアルミを
介して電気的に接触しようとした時Ｋ、いては第２図の
２６に示されるように、アルミ１５とコンタクト孔２Ｂ
の余裕を大きくして、コンタクト孔ｚ３の周辺部のみで
接続していた。
導電型が異なる場合には、？４１図、ｆａｚ図に示され
るように、半導体基板１１にフィールド酸化［１２を形
成後ゲート酸化膜１７を残したままで、ポリシリ成長し
、しかる後パターングし、酸化膜、たとえばＰＳＧ１４
を堆積被着し、多結晶シリコン１８と、ソース・ドレイ
ン拡散層領域の両方にまたがるようにコンタクト孔２８
を開孔し、コンタクト孔上にアルミ１５を敷いてこのア
ルミを介して、多結晶シリコン１８とフィルド酸化膜１
ｚに囲まれた活性領域ｚ１における拡散層領域を電気的
に接触させることが考えられる。従来より、このコンタ
クトは使用されているが、第１図に示されるように従来
どうりバッフアートフッ酸によりこのコンタクト孔の開
孔を行った場合、開孔時に多結晶シリコンの下のゲート
酸化膜１７がエツチングされ、多結晶シリコンの下に空
どう１８ができてしまう。したがってアルミを被着させ
、多結晶シリコンとソース・ドレイン拡散層をアルミを
介して電気的に接触しようとした時Ｋ、いては第２図の
２６に示されるように、アルミ１５とコンタクト孔２Ｂ
の余裕を大きくして、コンタクト孔ｚ３の周辺部のみで
接続していた。
しかし、半導体装置の集積度と信頼性を高めるためには
この寸法２６は不都合であり、ポリシリコンの端部での
信頼性の高い電気的接続を得る必要がある。
この寸法２６は不都合であり、ポリシリコンの端部での
信頼性の高い電気的接続を得る必要がある。
本発明では、このような配線層である多結晶シリコン端
部におけるアルミの段切れ傾向を防止する新規な製造方
法を提供することを目的とする。
部におけるアルミの段切れ傾向を防止する新規な製造方
法を提供することを目的とする。
上記目的を達成するために本発明ではソースドレイン拡
散層領域およびゲートの多結晶シ・リコン形成後、全面
に絶縁膜を堆積被着し、基板表面よりドライエツチャー
によ）垂直にエツチングするととにより、上記多結晶シ
リコン端部に酸化膜をわずかに残してコンタクト孔を開
孔し、前記多結晶シリコン端部をおおうアルミの段切れ
を防ごうとするものである。
散層領域およびゲートの多結晶シ・リコン形成後、全面
に絶縁膜を堆積被着し、基板表面よりドライエツチャー
によ）垂直にエツチングするととにより、上記多結晶シ
リコン端部に酸化膜をわずかに残してコンタクト孔を開
孔し、前記多結晶シリコン端部をおおうアルミの段切れ
を防ごうとするものである。
すなわち本発明は、半導体基板に設けられた不純物領域
と該半導体基板上に第１の絶縁膜をシリコン配線層とを
接続する方法において、前記不純物領域上から前記ｔａ
１の配線層上Ｋかけて第２の絶縁膜を形成する工程と、
該第２の絶縁膜を選択的にかつほぼ垂直方向にドライエ
ツチングすることにより、該不純物領域の部分および該
第１の配線層の該不純物領域に平面形状で近接せる部分
の上面を露出せしめる開口部を該第２の絶縁膜く形成し
、かつ該開口部内において該ｔａ１の配線層り側部より
該不純物領域上にかけてテーパ状に該第２の絶縁膜を残
余せしめる工程と、該開口部内に第２の配線層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法である。
と該半導体基板上に第１の絶縁膜をシリコン配線層とを
接続する方法において、前記不純物領域上から前記ｔａ
１の配線層上Ｋかけて第２の絶縁膜を形成する工程と、
該第２の絶縁膜を選択的にかつほぼ垂直方向にドライエ
ツチングすることにより、該不純物領域の部分および該
第１の配線層の該不純物領域に平面形状で近接せる部分
の上面を露出せしめる開口部を該第２の絶縁膜く形成し
、かつ該開口部内において該ｔａ１の配線層り側部より
該不純物領域上にかけてテーパ状に該第２の絶縁膜を残
余せしめる工程と、該開口部内に第２の配線層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法である。
全面に多結晶シリコンを成長し、ゲート及び配線材料の
部分を選択的に残してエツチングし、しかるのちソース
・ドレイン拡散層領域を形成し、ゲート酸化膜上の多結
晶シリコンカ７ス一ス・ドレイン拡散層領域を電気的に
接触させるために両者の上をまたがるように開口された
コンタクト孔を有する半導体装置の製造方法において、
多結晶シリコンの端部でソースドレイン拡散層領域と接
する部分の段部の側面に酸化膜をのこすととくより、こ
のコンタクト孔をおおう金属電極配線の段切れを防ぐよ
うにしたことを特徴とするＭＯ８型半導体装置の製造方
法である。
部分を選択的に残してエツチングし、しかるのちソース
・ドレイン拡散層領域を形成し、ゲート酸化膜上の多結
晶シリコンカ７ス一ス・ドレイン拡散層領域を電気的に
接触させるために両者の上をまたがるように開口された
コンタクト孔を有する半導体装置の製造方法において、
多結晶シリコンの端部でソースドレイン拡散層領域と接
する部分の段部の側面に酸化膜をのこすととくより、こ
のコンタクト孔をおおう金属電極配線の段切れを防ぐよ
うにしたことを特徴とするＭＯ８型半導体装置の製造方
法である。
以下、実施例により詳細に説明する。
第３図は本発明による半導体装置の作成を工程順に示し
たものである。ことでは−例として、ソース・ドレイン
拡散層領域がＰ型、多結晶シリコンがＮ型の場合につい
て説明する。Ｎ型のシリコン基板８１０適当き位置に周
知の選択酸化法により、素子間分離のフィールド酸化膜
８２を形成する（第８図ａ）。その後、基板８１を再び
酸化し、約８００Ａのゲート酸化ｌ１１３Ｂを形成する
（第３図ｂ）。前記装置上全面に６０００人程度０多結
晶シリコン８４ｔ＝ＪＳ湘成長法により堆積被着しくＩ
ＥＢ図ｃ）、１３ン原子を拡散してＮ型不紳物を導入し
、従来のフォトエツチング技術により、ゲートおよび配
線となる多結晶シリコン部を残してエツチングする（第
３図ｄ）。
たものである。ことでは−例として、ソース・ドレイン
拡散層領域がＰ型、多結晶シリコンがＮ型の場合につい
て説明する。Ｎ型のシリコン基板８１０適当き位置に周
知の選択酸化法により、素子間分離のフィールド酸化膜
８２を形成する（第８図ａ）。その後、基板８１を再び
酸化し、約８００Ａのゲート酸化ｌ１１３Ｂを形成する
（第３図ｂ）。前記装置上全面に６０００人程度０多結
晶シリコン８４ｔ＝ＪＳ湘成長法により堆積被着しくＩ
ＥＢ図ｃ）、１３ン原子を拡散してＮ型不紳物を導入し
、従来のフォトエツチング技術により、ゲートおよび配
線となる多結晶シリコン部を残してエツチングする（第
３図ｄ）。
ここで、ゲート３５をマスクにしてゲート酸化膜を選択
的に除去してもよいが、そのままのこしておいてもよい
。次に多結晶シリコンの表面を酸化するために前記基板
１を再び酸化し。
的に除去してもよいが、そのままのこしておいてもよい
。次に多結晶シリコンの表面を酸化するために前記基板
１を再び酸化し。
酸化膜８６を形成し、ソース・ドレイン領域をイオン注
入又は、拡散により形成する（第８図ｄ）。そして、基
板３１上に絶縁膜、例えば気、 相成長法により、リン
ケイ酸ガラス（ＰＥＧ）３８を１μｍμｍ堆積中る。Ｐ
ＳＧは再度の熱処理によりゲート多結晶シリコンなどの
段部３９をうめるように表面をなめらかにすることがで
きる（第８図ｅ）。次にゼリシリコン端部８９で、多結
晶シリコンと拡散層領域上とにまたがるように、コンタ
クト孔４８を他の通常のソ上のコンタクト孔４２と同時
に周知のフォトエツチング技術によりパターニングし、
レジストをマスクとして基板に対してほぼ垂直にのみエ
ツチングできるドライエツチャーにより選択的に酸化膜
を除去し、コンタクト孔を開孔する。
入又は、拡散により形成する（第８図ｄ）。そして、基
板３１上に絶縁膜、例えば気、 相成長法により、リン
ケイ酸ガラス（ＰＥＧ）３８を１μｍμｍ堆積中る。Ｐ
ＳＧは再度の熱処理によりゲート多結晶シリコンなどの
段部３９をうめるように表面をなめらかにすることがで
きる（第８図ｅ）。次にゼリシリコン端部８９で、多結
晶シリコンと拡散層領域上とにまたがるように、コンタ
クト孔４８を他の通常のソ上のコンタクト孔４２と同時
に周知のフォトエツチング技術によりパターニングし、
レジストをマスクとして基板に対してほぼ垂直にのみエ
ツチングできるドライエツチャーにより選択的に酸化膜
を除去し、コンタクト孔を開孔する。
ドライエツチャーは反応性スパッタリング装置中にＯＦ
４ガスを導入し、エツチングの一方向性及び選択性のよ
いエツチング条件を用いる。
４ガスを導入し、エツチングの一方向性及び選択性のよ
いエツチング条件を用いる。
この方法によるとポリシリコンすなわちシリコ８１上方
より、一方向性５５のよいエツチングが行なわれると、
エツチングの一方向性がよいことにより、表面より一定
の縦方向のみエツチングされるので、拡散層上及び多結
晶シリコン上の酸化膜が除去されたあとでも多結晶シリ
コン段部に酸化膜４１が残ることが確認された。
より、一方向性５５のよいエツチングが行なわれると、
エツチングの一方向性がよいことにより、表面より一定
の縦方向のみエツチングされるので、拡散層上及び多結
晶シリコン上の酸化膜が除去されたあとでも多結晶シリ
コン段部に酸化膜４１が残ることが確認された。
従来のバッフアートフッ酸によりエツチングしエツチン
グされるためオーバーハングとなり、この部分の上をお
おうアルミは断線していたが、この発明により作製され
た多結晶シリコン段部の構造ではアルミを堆積させたと
きくも、この酸化膜ののこりのためにアルミが段切れす
るこ
グされるためオーバーハングとなり、この部分の上をお
おうアルミは断線していたが、この発明により作製され
た多結晶シリコン段部の構造ではアルミを堆積させたと
きくも、この酸化膜ののこりのためにアルミが段切れす
るこ
Ｉ！１図および第２図はそれぞれ従来技術の半導体装置
を示す断面図および平面図である。第８図ａ乃至第８図
ｆは本発明の実施例の製造を工程順に示した断面図であ
シ、第４図は第８図の工種において、シリコン配線層の
端部に酸化膜が残ることを示す拡大断面図である。 簡１図において。 １１−−−−−・半導体基板、１ｚ−・・・・・フィー
ルド酸化膜、１８・・・・・・多結晶シリコン（配線層
）。 １４−−−−−−Ｐ８Ｇｍ！、ｌ ５−−−−−−アル
ミニラ４ｖ １６−−−−−−多結晶シリコン端部上に
おけるアルミニラ五〇段切れ、１７・・・・・・酸化−
１１８・・・・・・多結晶シリコン下の酸化膜１７のア
ンダーカット、ｚｌ・・・・・・活性領域、２８・・・
・・・コンタクト孔、２６・・・・・・コンタクト孔の
端からアルミニウムの端までの距離、８１・・・・・・
半導体基板、８２・・・・・・フィールド酸化膜、８８
・・・・・・ゲート酸化膜、３４・・・・・・多結晶シ
リコン層、８５・・・・・・ゲートおよび配線の多結晶
シリコン、８６・・・・・・多結晶シリコン表面の酸化
膜、３７・・・・・・ソース・ドレイン領域形成の為の
不純物領域、８８・・・・・・ケイリン酸ガラス（ＰＥ
Ｇ）膜、８９・・・・・・多結晶シリコンからノース・
ドレイン領域への段部、４０・・・・・・ソース・ドレ
イン領域、４１・・・・−・コンタクトをドライでエツ
チングしたあとの酸化膜の残り、４２．４８−・・・・
・コンタクト孔、４４−−−−−・アルミニウム金属配
線層、５５−・・・・・ドライエッチにおける方向であ
る。 図面の浄さく白さに変更なし） ／／ ／グ ／７ 某 ３ 目 Ｊ９ 第 ４ 旧 ４１ ）Ｊ 手続補正書（方式） ％式％ １、事件の表示 昭和６０年特 許 願第２５６３
２８号２、発明の名称 半導体装置の一’１１１ｔ
ＬＸ；Ｌ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人
を示す断面図および平面図である。第８図ａ乃至第８図
ｆは本発明の実施例の製造を工程順に示した断面図であ
シ、第４図は第８図の工種において、シリコン配線層の
端部に酸化膜が残ることを示す拡大断面図である。 簡１図において。 １１−−−−−・半導体基板、１ｚ−・・・・・フィー
ルド酸化膜、１８・・・・・・多結晶シリコン（配線層
）。 １４−−−−−−Ｐ８Ｇｍ！、ｌ ５−−−−−−アル
ミニラ４ｖ １６−−−−−−多結晶シリコン端部上に
おけるアルミニラ五〇段切れ、１７・・・・・・酸化−
１１８・・・・・・多結晶シリコン下の酸化膜１７のア
ンダーカット、ｚｌ・・・・・・活性領域、２８・・・
・・・コンタクト孔、２６・・・・・・コンタクト孔の
端からアルミニウムの端までの距離、８１・・・・・・
半導体基板、８２・・・・・・フィールド酸化膜、８８
・・・・・・ゲート酸化膜、３４・・・・・・多結晶シ
リコン層、８５・・・・・・ゲートおよび配線の多結晶
シリコン、８６・・・・・・多結晶シリコン表面の酸化
膜、３７・・・・・・ソース・ドレイン領域形成の為の
不純物領域、８８・・・・・・ケイリン酸ガラス（ＰＥ
Ｇ）膜、８９・・・・・・多結晶シリコンからノース・
ドレイン領域への段部、４０・・・・・・ソース・ドレ
イン領域、４１・・・・−・コンタクトをドライでエツ
チングしたあとの酸化膜の残り、４２．４８−・・・・
・コンタクト孔、４４−−−−−・アルミニウム金属配
線層、５５−・・・・・ドライエッチにおける方向であ
る。 図面の浄さく白さに変更なし） ／／ ／グ ／７ 某 ３ 目 Ｊ９ 第 ４ 旧 ４１ ）Ｊ 手続補正書（方式） ％式％ １、事件の表示 昭和６０年特 許 願第２５６３
２８号２、発明の名称 半導体装置の一’１１１ｔ
ＬＸ；Ｌ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人
Claims (2)
- （１）半導体基板に設けられた不純物領域と該半導体基
板上に第１の絶縁膜を介して設けられた第１の配線層と
を接続する方法において、前記不純物領域上から前記第
１の配線層上にかけて第２の絶縁膜を形成する工程と、
該第２の絶縁膜を選択的にかつほぼ垂直方向にドライエ
ッチングすることにより、該不純物領域の部分および該
第１の配線層の該不純物領域に平面形状で近接せる部分
の上面を露出せしめる開口部を該第２の絶縁膜に形成し
、かつ該開口部内において該第１の配線層の側部より該
不純物領域上にかけてテーパ状に該第２の絶縁膜を残余
せしめる工程と、該開口部内に第２の配線層を形成する
工程とを有することを特徴とする半導体装置の製造方法
。 - （２）第１の配線層はシリコン配線層であることを特徴
とする特許請求の範囲第（１）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25632885A JPS61198653A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25632885A JPS61198653A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11386780A Division JPS5737855A (en) | 1980-08-19 | 1980-08-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198653A true JPS61198653A (ja) | 1986-09-03 |
| JPH025297B2 JPH025297B2 (ja) | 1990-02-01 |
Family
ID=17291142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25632885A Granted JPS61198653A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198653A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141591A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Process of semiconductor device |
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
-
1985
- 1985-11-15 JP JP25632885A patent/JPS61198653A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141591A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Process of semiconductor device |
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025297B2 (ja) | 1990-02-01 |
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