JPH0298951A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0298951A
JPH0298951A JP25095888A JP25095888A JPH0298951A JP H0298951 A JPH0298951 A JP H0298951A JP 25095888 A JP25095888 A JP 25095888A JP 25095888 A JP25095888 A JP 25095888A JP H0298951 A JPH0298951 A JP H0298951A
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JP
Japan
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resist
bump
wiring
chip
whose
Prior art date
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Pending
Application number
JP25095888A
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English (en)
Inventor
Masao Funada
雅夫 舟田
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Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体装置の製造方法に係り、特に、ICチッ
プの外面に形成された端子を基板上に形成された配線に
フェースダウンボンディング法により直接接続する際、
配線に形成されるバンプの形成方法に関する。
(従来の技術) 外面に複数個の端子を有するICチップを、基板上に形
成された複数の配線に接続する場合、フェースダウンボ
ンディング法と呼ばれる接続方式がある。これは、IC
チップの各端子と各配線とを対接接合する際に、多数の
接続箇所を同時に接続することができることから、混成
型の集積回路、例えば薄v#I逍のデバイス部とこれを
駆動するICチップとを組み合わせてなる半導体装置(
イメージセンナ等)の製造に好んで適用されている。
フェースダウンボンディング法による接続は、例えば第
3図に示すように、真空板り1孔21を有する超音波振
動子20の先端部にICチップ10を装着し、この状態
でICチップ10の外面に形成された多数の端子11と
基板30の各配線31上に形成されたバンプ32とが互
いに正確に対向するように位置合わせを行なう、そして
、端子11とバンプ32とを接続した状態でICチップ
lOに超音波振動を加え、接触面の摩擦熱によって端子
11とバンプ32とを接着する(例えば特公昭46−3
5015公報参照)。
上述のようなフェースダウンボンディング法による接続
において、各配線31上に形成されるバンプ32は、第
2図(a)乃至(c)に示すような工程で形成されてい
た。
配線31(図の表裏方向に長い)が形成された基板30
上にポジレジスト40を塗布し、フォトリン法によりバ
ターニングしてバンプ形成位置上のポジレジスト40に
凹部41を形成する(第2図(a))。
次いで凹部41を介して配線31に電気メッキによりC
u、Ni等の金属51を成長させる(第2図(b))、
そして、十分に金属が成長した後、レジストを除去して
バンプ32を得ていた(第2図(c))。
(発明が解決しようとする課題) しかしながら、上述の方法で形成したバンプは、その上
面が配線幅とほぼ同じ100〜150μm四方となり比
較的大きいものであった。
近年のLSIの多端子化に伴いフェースダウンボンディ
ングにより接続すべき総接着面積が増加し、接着に必要
な単位面積に生じる圧力を確保するため、一つのICチ
ップに加えられる圧力が増加する傾向にある。その結果
、接着に際しICチップに損傷を与えるという問題点が
あった。
また、ICチップに加える圧力を増加させずに接触面積
の単位面積当たりに生じる圧力を確保するためにバンプ
全体を小さく形成すると、配線とパン1間の接着面積も
小さくなり、信頼性の高い接着を実現することができな
い。
本発明は上記実情に鑑みてなされたもので、フェースダ
ウンボンディングを行なう場合に、その接着の信頼性を
確保しながら、且つICチップに加える圧力、超音波振
幅、熱を最少限に設定することができるバンプを有する
半導体装置の製造方法を提供することを目的とする。
(課題を解決するための手段) 上記従来例の問題点を解消するため請求項1に記載の発
明は、次の工程を具備することを特徴としている。
第1の工程として、配線が形成された基板上にレジスト
を着脱する。
第2の工程として、このレジストを露光及び現像し、前
記配線に近づくにしたがい断面積が大きくなる凹部を、
配線のバンプ形成位置に対応するレジストに形成する。
第3の工程として、配線のバンプ形成位置に前記凹部を
介して電気メッキを施し、前記レジストの高さより低い
バンプ本体を形成する。
第4の工程として、前記レジストを除去して先細のバン
プを得る。
請求項2に記載の発明は、前記第3の工程と第4の工程
との間に、バンプ本体上面に金属薄膜を形成する工程を
挿間する。
(作用) 請求項1の発明によれば、バンプの側面をテーバ状に形
成しバンプ上面の面積を小さくすることができる。
請求項2の発明によれば、更に、ICチップの端子と良
好に接続可能な金属でバンプ上面を形成することができ
る。
(実施例) 本発明方法の一実施例について第1図(a>乃至(e)
を参照しながら説明する。
先ず、基板1上の全面にネガレジスト2を′!4pAす
る。基板1には、図の左右方向に並設され、表裏方向に
連続する複数の配MA3が形成されている。
次に、ネガレジスト2の露光を行なう、この露光では、
配!3のバンプ形成位置のネガレジスト2上に不透明パ
ターン4′ (方形若しくは円形で一辺若しくは直径が
配線幅より狭い)を有するマスク4を配置し、この部分
の下方位置のネガレジスト2のみ光が当たらないように
する(第1図(a))。
マスク4の上方から光を照射させると、ネガレジスト2
の深さ方向の光の濃度差により、レジスト2を現像した
場合、水平面の断面積が配線3側に近づくにしたがい大
きくなる四部5が形成される(第1図(b))。
各配線3に電気メッキを施すことにより、凹部4に沿っ
てメッキ金属を成長させる。この金属としては、Cu、
Ni等の硬質金属を使用し、フェスダウンボンディング
時にその圧力により頂面が形くずれしないように構成す
る。メッキ金属は、その高さがレジスト2の高さより低
い時点でメッキを終了させて金属の成長を止め(厚さ5
〜30μm)、バンプ本体6を形成する。従って、バン
プ本体6は、その頂面の面積が底面の面積より小さくな
るように形成される(第1図(C))。
ここでレジスト2を除去すれば、先端部の面積が小さく
四面が逆テーバ状のバンプを得ることができる。
また、メッキ金属の成長後、全面にアルミニウム、アル
ミニウム合金又は金等の軟らかい金属薄I&!7を蒸着
法またはスパッタ法等で1〜5μmの膜厚で形成する(
第1図(d))、そして、レジスト2を除去することに
より、頂面が軟らかい金属薄膜7で形成されたバンプ8
を得ることができる(第1図(e))。
ICチップの端子はアルミニウム若しくはアルミニウム
合金で形成されているので、バンプ5の頂面をアルミニ
ウム若しくはアルミニウム合金で形成すれば、同じ金属
同士の接合となるため、相互拡散等による接続信顆性の
低下がない良好な接合を得ることができる。
(発明の効果) 請求項1記我の発明によれば、バンプ上面の面積を小さ
くしフェースダウンボンディングを行なう際に、ICチ
ップに与える圧力、超音波振幅や熱を最少用に設定する
ことができ、ICチップに損(S ヲ与えない信頼性の
高い実装を行なうことができる。また、ICチップに同
等加工をすることなく、ICチップに与える圧力、超音
波振幅や熱の軽減をI−,21ることができる。
請求項2記載の発明によれば、ICチップの端子と良好
に接続可能な金属でバンブ上面を形成することができる
ので、ICチップの端子とバンプとの接合に必要な圧力
、超音波振幅や熱を更に軽減することができる。
【図面の簡単な説明】
第1図(a)乃至(e)は本発明方法実施例のfJIJ
、遣方法を示す工程図、第2図(a)乃至(c)は従来
のバンプの形成方法を示す工程図、第3図はフェースダ
ウンボンディング法による接合を示す説明図である。 第1図 1・・・・・・基板 2・・・・・・ネガレジスト 3・・・・・・配線 4・・・・・・マスク 5・・・・・・凹部 6・・・・・・バンプ本体 7・・・・・・金属薄膜 8・・・・・・バンプ 第2 図

Claims (2)

    【特許請求の範囲】
  1. (1)配線が形成された基板上にレジストを着脱する第
    1の工程と、 該レジストを露光及び現像し、前記配線に近づくにした
    がい断面積が大きくなる凹部を、配線のバンプ形成位置
    に対応するレジストに形成する第2の工程と、 配線のバンプ形成位置に前記凹部を介して電気メッキを
    施し、前記レジストの高さより低いバンプ本体を形成す
    る第3の工程と、 前記レジストを除去して先細のバンプを得る第4の工程
    とを具備する半導体装置の製造方法。
  2. (2)前記第3の工程と第4の工程との間に、バンプ本
    体上面に金属薄膜を形成する工程を挿間したことを特徴
    とする請求項1記載の半導体装置の製造方法。
JP25095888A 1988-10-06 1988-10-06 半導体装置の製造方法 Pending JPH0298951A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165241A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd 電子部品実装構造体およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165241A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd 電子部品実装構造体およびその製造方法
JP4492330B2 (ja) * 2004-12-07 2010-06-30 パナソニック株式会社 電子部品実装構造体およびその製造方法

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