JPH0296829A - ビットマップメモリのアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 二つの物理ピントマツプメモリ領域を切替えて、データ
の書込みと読出しを並行処理する装置で、物理ビットマ
ツプメモリの容量を少なくするビットマツプメモリのア
クセス制御方式に関し、余分なメモリ領域を節減し、経
済的な装置を提供することを目的とし、 二つの物理ビットマツプメモリ領域を切替えて、データ
を展開すると共に、交互にラスタ走査してデータを読出
すような論理アドレスを送出し、論理アドレスを物理ビ
ットマツプメモリ上の実アドレスに変換させて、物理ビ
ットマツプメモリに対するデータの書込みと読出しを並
行して処理する装置であって、論理ビットマツプメモリ
上のラスタ走査における副走査方向の先頭から、所定の
範囲の領域を物理ビットマツプメモリ上の同一領域に割
付け、論理ビットマツプメモリの残りの領域を二つの物
理ビットマツプメモリ領域に交互に割付ける制御手段と
、同一領域の先頭からラスタ走査してデータを読出す際
に、同一領域の最終アドレスのデータを読出した時、割
込み信号を送出する割込み発生手段を設け、割込み発生
手段が割込み信号を送出した時、同一領域と、交互にア
クセスされる一方の領域とを一つの領域としてデータの
書込みを開始させ、交互にアクセスされる他方の領域の
データの読出しを′ｍ続させる構成とする。

〔産業上の利用分野〕

本発明は二つの物理ビットマツプメモリ領域を切替えて
、物理ビットマツプメモリに対するデータの書込みと読
出しとを交互に実施する装置に係り、特に書込み時間が
読出し時間に比し短い場合に、物理ビットマツプメモリ
の容量を少なくすることが可能なビットマツプメモリの
アクセス制御方式に関する。

二つの物理ビットマツプメモリ領域を切替えて、例えば
印刷用紙の１ペ一ジ分のデータを一つの物理ビットマツ
プメモリ領域に書込むと共に、同時に他の物理ビットマ
ツプメモリ領域から１ペ一ジ分のデータを読出して印刷
する印刷装置においては、最低限、印刷する用紙サイズ
の２ペ一ジ分のデータを記憶することが可能な容量を持
つ物理ビットマツプメモリを備えている。

しかし、印刷装置の印刷機構力月ページ分のデータを印
刷する時間は、その印刷機構の能力により変動し、物理
ビットマツプメモリにデータを書込む時間が、読出す時
間に比し短い場合があるが、このような印刷装置では、
物理ビットマツプメモリの容量を節減し得ることが必要
である。

〔従来の技術〕

第４図は従来の技術を説明する図である。

従来のデータ書込みと印刷を平行して処理する印刷装置
では、一つの物理ビットマツプメモリ領域にデータを書
込む時間が読出す時間に比し短い場合においても、最低
限、印刷する用紙サイズの２ペ一ジ分のデータを記憶す
ることが可能な容量を持つ物理ピントマツプメモリを備
え、この物理ビットマツプメモリを図示する如くＡとＢ
の二つの領域に分割し、一つの論理ビットマツプメモリ
と対応させている。

そして、論理アドレスを実アドレスに変換して、Ａビッ
トマツプメモリにデータを書込んだ後、このＡビア）マ
ツプメモリを矢印で示す主走査方向に走査し、順次副走
査方向に主走査を移動させるラスタ走査を行ってデータ
を読出して印刷を行うと共に、平行してＢビットマツプ
メモリにデータを書込み、Ａビットマツプメモリから読
出したデータの印刷が完了すると、Ｂビットマツプメモ
リをラスタ走査してデータを読出して印刷を行い、平行
してＡビットマツプメモリにデータを書込む動作を繰り
返す。

即ち、へピントマツプメモリに対しデータの書込みと読
出しを交互に行い、Ｂビットマツプメモリに対してもデ
ータの書込みと読出しを交互に行って、Ａビットマツプ
メモリとＢビットマツプメモリを切替えてデータを読出
し、印刷機構に複数ページの印刷を行わせている。

〔発明が解決しようとする課題〕

上記の如〈従来は、一つの物理ビットマツプメモリに１
ペ一ジ分のデータを書込む時間（以後描画時間と略す）
が、該物理ビットマツプメモリからデータを読出して印
刷し終わる迄の時間（以後印刷時間と略す）に比し短い
場合においても、印刷する用紙サイズの２ペ一ジ分のデ
ータを記憶する容量を持つ物理ビットマツプメモリを備
えている。

ところで、描画時間〈印刷時間である場合は、へビット
マツプメモリを描画し終わってからＢビットマツプメモ
リの描画を開始し、−万人ビットマップメモリからデー
タを読出して印刷を行わせるが、Ｂビットマツプメモリ
の描画が完了しても、Ａビットマツプメモリのデータ読
出しは継続している。

従って、従来はＡビットマツプメモリからデータの読出
しが完了する迄、描画するのを待ち、Ｂビットマツプメ
モリからデータが読出されるように切替わると、Ａビッ
トマツプメモリに描画を開始していた。

しかし、へビットマツプメモリ及びＢビットマツプメモ
リに印刷時間に対応してデータを読出す範囲の領域■と
■を夫々設定した時、残りの領域■及び■は描画しても
支障が無く、従って、物理ビットマツプメモリは残り領
域■と■を共用することが可能である。

即ち、例えば、物理ビットマツプメモリの■の領域を削
除し、領域■のデータを読出して印刷している間に、領
域■と■にデータを書込めるようにし、領域■のデータ
を読出して印刷した後、領域■のデータの読出しを開始
して、領域■のデータの印刷が完了した時、領域■と■
に対するデータの書込が完了するように領域■の大きさ
を設定すれば良いが、従来は領域■と■の共用を行って
いないため、余分なメモリ領域を使用しており、経済的
ではないという問題がある。

本発明はこのような問題点に鑑み、物理ビットマツプメ
モリの領域■と■を共用するようにして、余分なメモリ
領域を節減し、経済的な印刷装置を提供することを目的
としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

制御手段１は一つの論理ビットマツプメモリに対応する
ビットマツプメモリ３の二つの領域の一方に、データを
書込ませるように、描画回路２に論理アドレスを送出す
る。描画回路２は、上位装置から与えられた印刷データ
に基づき作成されたデータを、制御手段１から受領して
、このデータを制御手段１が送出した論理アドレスに基
づき、ビットマツプメモリ３上に描画するために作成し
た論理アドレスと共にビットマツプメモリ３に送出する
。

この時制御手段１は１ページ目のデータ書込みであるこ
とから選択回路４を制御して、ビットマツプメモリ３に
対し例えば“１″を送出させる。

ビットマツプメモリ３は選択回路４が“１”を送出する
と、第４図のＡビットマツプメモリに示す領域■と領域
■とを一つの領域として、このデータを書込むように実
アドレスの変換を行う。

従って、描画回路２が送出するデータは、第４図のＡビ
ットマツプメモリに示す領域■と領域■に書込まれる。

印刷用紙１ページ分のデータがＡピントマツプメモリの
領域■と領域■に書込まれると、制御手段１は読出し回
路６と印刷機構７を起動する。

起動された読出し回路６は、一つの論理ビットマツプメ
モリをラスタ走査してデータを読出すように、ビットマ
ツプメモリ３に論理アドレスを送出し、ビットマツプメ
モリ３はこの論理アドレスを実アドレスに変換するが、
選択回路４が“１”を送出しているため、ビットマツプ
メモリ３は、この論理アドレスを第４図の八ビットマッ
プメモリの副走査方向の先頭から、領域■を順次ラスタ
走査するための実アドレスに変換させる。

従って、ビットマツプメモリ３のへピントマツプメモリ
の先頭領域からデータが読出され、印刷機構７に送出さ
れる。

ビットマツプメモリ３のＡビソトマ・ノブメモリ領域は
副走査方向に１頓次走査されてデータが読出されるが、
この時並行して制御手段ｌは２ページ目のデータを書込
むための前処理を行って、割込み発生回路４からの割込
み信号送出を待つ。

読出し回路６は第４図のＡビットマツプメモリの領域■
の最終アドレスのデータを読出した時、割込み発生回路
５に通知し、割込み発生回路５は割込み信号を制御手段
１に送出する。この割込み信号を受信すると制御手段１
はビットマツプメモリ３の二つの領域の他方にデータを
書込ませるように、描画回路２に論理アドレスを送出す
る。

描画回路２はデータと共に描画用の論理アドレスをビッ
トマツプメモリ３に送出し、ピントマツプメモリ３は論
理アドレスを実アドレスに変換するが、この時制御手段
ｌは２ページ目のデータ書込みであることから選択回路
４を制御して、ビットマツプメモリ３に“０”を送出さ
せる。

ピントマツプメモリ３は選択回路４が°０”を送出する
と、第４図のへビットマツプメモリに示す領域■とＢビ
ットマツプメモリの領域■とを一つの領域として、この
データを書込むように実アドレスの変換を行う。

従って、描画回路２が送出するデータは、第４図に示す
Ａビットマツプメモリの領域■とＢビットマツプメモリ
の領域■に書込まれる。

Ａビットマツプメモリの領域■の最終アドレスのデータ
が読出された時、前記の如く選択回路４が“Ｏ″を送出
したため、ビットマツプメモリ３は読出し回路６が送出
する論理アドレスを実アドレスに変換する時、へピント
マツプメモリの領域■をラスタ走査するアドレスに変換
させる。

従って、読出し回路６はＡビットマツプメモリの領域■
のデータを読出して、印刷機構７に印刷させているが、
右頁域■の最１冬アドレスのデータを読出した時、描画
回路２が書込むデータはビットマツプメモリ３のＡビッ
トマツプメモリの領域■とＢビットマツプメモリの領域
■に書込みが完了する。

読出し回路６は続いて一つの論理ビー／　トマップメモ
リからデータを読出すように、ビットマツプメモリ３に
論理アドレスを送出し、ビットマ・ノブメモリ３はこの
論理アドレスを実アドレスに変換するが、この時選択回
路４は“０”を送出しているため、ビットマツプメモリ
３はこの論理アドレスを、第４図のＡビットマツプメモ
リの副走査方向の先頭からラスタ走査するための実アド
レスに変換させる。

従って、ビットマツプメモリ３のＡビットマツプメモリ
の先頭領域から、副走査方向に順次走査されてデータが
読出され、印刷機構７に送出される。

この時並行して、制御手段１は３ページ目のデータを書
込むための前処理を行って、割込み発生回路４からの割
込み信号送出を待つ。

読出し回路６は第４図のＡビットマツプメモリの領域■
の最終アドレスのデータを読出した時、割込み発生回路
５に通知し、割込み発生回路５は割込み信号を制御手段
ｌに送出する。この割込み信号を受信すると制御手段１
はビットマツプメモリ３の二つの領域の一方にデータを
書込ませるように、描画回路２に論理アドレスを送出す
る。

描画回路２はデータと共に論理アドレスをビットマツプ
メモリ３に送出し、ビットマツプメモリ３は論理アドレ
スを実アドレスに変換するが、この時制御手段１は３ペ
ージ目のデータ書込みであることから選択回路４を制御
して、ビットマ・ノブメモリ３に“１”を送出させる。

ビットマツプメモリ３は選択回路４が“１″を送出する
と、第４図のへビットマツプメモリの領域■と領域■を
一つの領域として、次の１ペ一ジ分のデータを吉込ませ
ることが出来るように、描画回路２が送出する論理アド
レスを実アドレスに変換する。

Ａビットマツプメモリの領域■の最柊アドレスのデータ
が読出された時、前記の如く選択回路４が“１″を送出
したため、ビットマツプメモリ３は読出し回路６が送出
する論理アドレスを実アドレスに変換する時、Ｂビット
マツプメモリの領域■をラスタ走査するアドレスに変換
させる。

従って、読出し回路６はＢビットマツプメモリの領域■
のデータを読出して、印刷機構７に印刷させているが、
領域■の最終アドレスのデータを読出した時、描画回路
２が書込むデータはビットマツプメモリ３のＡビットマ
ツプメモリの領域■と領域■に書込みが完了する。

上記動作の繰り返しにより、ビットマツプメモリ３に対
するデータの書込みと読出しを並行して処理することが
可能となる。

〔作用〕

上記の如く構成することにより、制御手段１は割込み発
生手段５からの割込み信号を受信することで、印刷機構
が既に印刷し終わって不要となったデータが格納されて
いる物理ビットマツプメモリ３の領域を利用して、一つ
の論理ビットマツプメモリに対応する物理ビットマツプ
メモリ３の二つ領域の一部を共通に使用することが可能
となるため、物理ピントマツプメモリ３の容量を節減す
ることが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明する図である。

プロセッサ８は制御記憶制御回路１４を経て制御記憶１
３に格納されているプログラムを読出して動作する。そ
して、プロセッサ８はインタフェース回路１０を経て上
位装置が送出する印字コードやベクトルデータを受取り
、−旦制御記憶１３に格納してからプログラムの指示に
よって解析し、描画回路２が理解し得るデータとした後
、論理アドレスと共に描画回路２に送出する。

描画回路２はこれらのデータから描画データを作成し、
プロセッサ８が送出した論理アドレスに基づき、描画デ
ータを書込むための論理アドレスを作成し、描画データ
と作成した論理アドレスをビットマツプメモリ制御回路
１５に送出する。ビットマツプメモリ制御回路１５は、
この論理アドレスをビットマツプメモリ３の実アドレス
に変換して、描画データと共にビットマ・ノブメモリ３
に送出し、実アドレスの指示する領域に描画データを書
込ませる。

この時、フ゛ロセッサ８は１ページ目のデータであるこ
とから、選択回路４に“１”を送出させ、ビットマツプ
メモリ制御回路１５は選択回路４が“１″を送出すると
、ビットマツプメモリ３の第３図に示すへの領域■と■
の範囲に描画するように、描画回路２が送出する論理ア
ドレスを実アドレスに変換させる。

第３図Ａに示す領域は印刷用紙１ページ分のデータを格
納する大きさであり、領域■の大きさとＢに示す領域■
の大きさは同じである。そして、領域■の範囲のデータ
を読出している間に、領域■と■に１ペ一ジ分のデータ
を描画し得る大きさであって、予め印刷機構７の能力に
よって領域■の範囲は決定される。

プロセッサ８は１ペ一ジ分のデータを描画回路２に送出
し終わると、読出し回路６と印刷機構７を起動し、読出
し回路６にビットマツプメモリ３からデータの読出しを
指示する。

読出し回路６は論理アドレスをビットマツプメモリ制御
回路１５に送出し、ピントマツプメモリ制御回路１５は
、この論理アドレスを実アドレスに変換するが、この時
選択回路４は“１”を送出しており、ビットマツプメモ
リ制御回路１５は第３図に示すＡの領域■の副走査方向
の先頭から主走査方向にラスタ走査し、順次副走査方向
に走査させる実アドレスに変換させる。

読出し回路６はビットマツプメモリ３から読出したデー
タをドライバ１６を経て印刷機構７に送出して印刷を行
わせ、レシーバ１７を経て印刷機構の状態を認識する。

そして、予め定められた領域■の最終アドレスを送出し
、データが読出されると割込み発生回路１２に通知する
。割込み発生回路１２はこの通知により割込み信号をエ
ンコーダ９に送出し、エンコーダ９はプロセッサ８に領
域■のデータ読出しが完了したことを通知する。

プロセッサ８はエンコーダ９から通知されると、２ペー
ジ目のデータを書込むタイミングであると判定し、前記
同様にして描画回路２にデータと論理アドレスを送出し
、描画回路２は前記同様ビットマツプメモリ制御Ｔ１回
路１５に論理アドレスと描画データを送出して、ビット
マツプメモリ３に書込ませる。

この時フ゛ロセンサ８は２ページ目のデータであること
から、選択回路４に“Ｏ”を送出させ、ビットマツプメ
モリ制御回路１５は選択回路４が“Ｏ”を送出すると、
論理アドレスを実アドレスに変換する時、第会図Ａの領
域■とＢの領域■を一つの領域となるように変換させ、
描画データの書込みを行わせる。

読出し回路６がビットマツプメモリ３の第３図に示す領
域■の最終アドレスのデータを読出した時、前記の如く
選択回路４が“Ｏ″を送出したため、ビットマツプメモ
リ制御回路１５は、読出し回路６が送出する論理アドレ
スを、第３図に示す領域■の副走査方向の先頭から主走
査方向に走査する実アドレスに変換する。

従って、領域■のデータが順次読出され、領域■の最終
アドレスまで読出された時、描画回路２は第３図に示す
領域■と領域■にデータの書込みを完了させる。

フ゛ロセッサ８は２ページ目のデータを読出させるため
、読出し回路６を起動しビットマツプメモリ３からデー
タの読出しを指示する。この時選択回路４は前記の如く
　“０“を送出しており、ビットマツプメモリ制御回路
１５は、読出し回路６が送出する論理アドレスを、第３
図に示す領域■をラスタ走査するような実アドレスに変
換させる。

プロセッサ８は、読出し回路６が領域■の最終アドレス
のデータを読出し、割込み発生回路１２が送出した割込
み信号でエンコーダ９が割込みを発生させると、描画回
路２を経て３ページ目のデータの書込みを行わせる。

この時ブロモ・ノサ８は３ページ目のデータ書込みであ
ることから、選択回路４に“１″を送出させ、ピントマ
ツプメモリ制御回路１５は、第３図に示す領域■と領域
■を一つの領域としてデータの吉込みが行えるように、
描画回路２が送出する論理アドレスを、ピントマツプメ
モリ３の実アドレスに変換させる。

読出し回路６がビットマツプメモリ３の第３図に示す領
域■の最終アドレスのデータを読出した時、前記の如く
選択回路４が′ｌ”を送出したため、ビットマツプメモ
リ制御回路１５は、読出し回路６が送出する論理アドレ
スを、第３図に示す領域■の副走査方向の先頭から主走
査方向に走査する実アドレスに変換する。

従って、領域■のデータが順次読出され、領域■の最終
アドレスまで読出された時、描画回路２は第３図に示す
領域■と領域■にデータの占込みを完了させる。

プロセッサ８は上記の動作を印刷するデータが終了する
まで実行する。尚、オペレータパネル１１はオペレータ
が命令を人力したり、装置の状態を認識するために使用
する。

〔発明の効果〕

以上説明した如く、本発明は第３図に示す領域■に相当
するビットマ・ノブメモリ領域を共用することで、同一
の大きさの領域を節減することが可能となるため、経済
的な装置を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明する図、 第４図は従来の技術を説明する図である。 図において、 １は制御手段、　　　　２は描画回路、３はビットマツ
プメモリ、 ４は選択回路、　　　５は割込み発生手段、６は読出し
回路、　　　７は印刷機構、８はプロセッサ、　　９は
エンコーダ、１０はインタフェース回路、 １１はオペレータパネル、 １２は割込み発生回路、１３は制御記憶、１４は制御記
憶制御回路、 １５はビットマツプメモリ制御回路、 １６はドライバ、　　　１７はレシーバである。 岑亮明の−（憾イラ・１ｇ示す目跡のプロ・・２図菖２
図 →主り金木向 第２図の奎か′！１．＆渋」月する図 第３図 −一呻主走査方向 一一→主走査古句 ハ 従来の枝、体重も斧嶋する図 第ｑ図

Claims (1)

1. 【特許請求の範囲】 一つの論理ビットマップメモリを二つの物理ビットマッ
   プメモリ（３）領域に対応させ、該二つの物理ビットマ
   ップメモリ（３）領域を切替えて、交互にデータを展開
   すると共に、交互にラスタ走査してデータを読出すよう
   な論理アドレスを送出し、該論理ビットマップメモリ上
   の論理アドレスを物理ビットマップメモリ（３）上の実
   アドレスに変換させることで、該物理ビットマップメモ
   リ（３）に対するデータの書込みと読出しを並行して処
   理する装置であって、 該一つの論理ビットマップメモリ上のラスタ走査におけ
   る副走査方向の先頭から、予め定められた所定の範囲の
   領域を該物理ビットマップメモリ（３）上の同一領域に
   割付け、該論理ビットマップメモリの残りの領域を二つ
   の物理ビットマップメモリ（３）領域に交互に割付ける
   制御手段（１）と、該同一領域に割付けられた物理ビッ
   トマップメモリ領域の先頭からラスタ走査してデータを
   読出す際に、該同一領域に割付けられた領域の最終アド
   レスのデータを読出した時、該制御手段（１）に割込み
   信号を送出する割込み発生手段（５）とを設け、該割込
   み発生手段（５）が割込み信号を該制御手段（１）に送
   出した時、該同一領域に割付けられた物理ビットマップ
   メモリ（３）領域と、交互にアクセスされる該物理ビッ
   トマップメモリ（３）の一方の領域とを一つの領域とし
   てデータの書込みを開始させ、交互にアクセスされる該
   物理ビットマップメモリ（３）の他方の領域のデータの
   読出しを継続させることを特徴とするビットマップメモ
   リのアクセス制御方式。