JPS6324506Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は通信制御処理装置の改良に係わり、特
に制御プログラムをリード・オンリ・ストレージ
から読出しするためのアドレス生成用のアドレ
ス・レジスタ及びアドレス歩進回路は、主記憶装
置内のプログラムを先取りするためのアドレス生
成用アドレス・レジスタ及びアドレス歩進回路と
共用して、ハードウエアの簡略化を図つた通信制
御処理装置に関する。通信制御処理装置は通信回
線とホストコンピユータの間に設置され、通信回
線から入力する単位符号からなるデータをホス
ト・コンピユータが扱う文字に変換し、ホスト・
コンピユータから出力する場合には通信回線が扱
う単位符号に同期信号を付して送信する。

通信制御処理装置の各部は運用プログラムによ
つて制御されて、通信回線とホスト・コンピユー
タ間の上記データ処理を行なう。運用プログラム
は通信制御処理装置内にある主記憶装置にホス
ト・コンピユータの記憶装置等からチヤネル装置
を経由して転送し記憶される。更に、通信制御処
理装置にはリード・オンリ・ストレージ（以下
ROSと記す）とその読出しを制御するROS制御
回路が設けられ、このROSには運用プログラム
の主記憶装置（以下MSと記す）への転送を制御
する制御プログラムが記憶されており、制御プロ
グラムのMSへの転送とその実行によつて、運用
プログラムのMSへの転送が開始される。ところ
で、従来は、制御プログラムをROSから読出す
アドレス指定はROS制御回路に設けられたROS
アドレスを保持するROSアドレス・レジスタと、
アドレスの歩進を行なうアドレス歩進回路により
生成されていた。

一方、MSへアクセスして、運用プログラムの
各命令を先取りする命令先取り回路には、命令先
取り用のアドレス・レジスタと、アドレスを歩進
するアドレス歩進回路と、これらを制御する命令
先取り制御回路とが設けられている。ここで、運
用プログラムを読出しする命令先取り機能は、制
御プログラムのMSへの転送後に動作する。

本考案はROSに記憶する制御プログラムを読
出し、MSへ転送する際のROSアドレスを指定す
るROSアドレスの生成用に、命令先取り回路に
設けられているアドレス・レジスタと、アドレス
歩進回路を使用することによつて、ROS制御回
路を簡略化するものである。

以下図面によつて詳細に説明する。

第１図は本考案の一実施例を示すブロツク図で
ある。

通信制御処理装置１は運用プログラムと制御プ
ログラムその他を記憶するMS2と、制御プログ
ラムを記憶している読出し専用の固定記憶である
ROS3と、ROS3の内容をMS2へ転送し記憶させ
る制御を行なうROS制御回路４と、MS2へ記憶
された制御プログラムを実行して、ホスト・コン
ピユータ１ａから運用プログラムをMS2へ転送
記憶し、更に、運用プログラムを実行する制御を
行なう命令先取り回路８とより構成されている。
命令先取り回路８はMS2、ROS3のアドレスを指
定するために、アドレスを保持するアドレス・レ
ジスタARと、アドレス・レジスタARを歩進さ
せるアドレス歩進回路HCと、これらのアドレ
ス・レジスタARへアドレスを設定し歩進させ、
MS2の書込み読出し制御を行なう命令先取り制
御回路５と、MS2の読出し内容を一時記憶する
先取りバツフア６と、先取りバツフア出力によつ
て運用プログラムと制御プログラムの命令内容を
判断して、ROS制御回路４、命令先取り制御回
路５を制御する処理部７と、によつて構成されて
いる。

ここで、本例では、MS2は１メガ・バイトの
記憶容量を有し、２バイト単位に読出しあるいは
書込み可能なメモリ装置、ROS3は4Kバイトの記
憶容量を有し、２バイト単位に読出しする記憶装
置、アドレス・レジスタARは２進20ビツトのレ
ジスタであり、ROS3のアドレス指定では下位12
ビツト（０〜4095番地）が使用され、MS2のア
ドレス指定を行なうときは20ビツト（０〜1048K
番地）がそのまま使用される。

アドレス歩進回路HCはアドレス・レジスタ
ARの示しているバイト・アドレスを＋２する機
能を有し、MS2あるいはROS3から制御プログラ
ムを読出す場合と、運用プログラムをMS2から
読出す場合に、それぞれのアドレスを歩進する。
処理部７は論理演算機能、判別、割込機能などを
有するものでありMS2へ記憶された制御プログ
ラムによつてMS2へ運用プログラムを書込みす
る際のMSのアドレス指定と、その運用プログラ
ム実行時の符号・文字変換処理のために、MS2
アドレスと書込みデータを生成している。

次に第２図によつて、MS2の各記憶領域を説
明する。図において、アドレスｉからｊ番地のｍ
バイトは制御プログラムが記憶される制御プログ
ラム領域１１、アドレスｋからｌ番地までのｎバ
イトは運用プログラムが記憶される運用プログラ
ム領域１２、アドレスｌ＋２番地から最終アドレ
ス1048K番地は通信回線が扱う符号と、ホスト・
コンピユータ１ａが取扱う文字とが変換処理され
る作業領域１３である。

次に第３図を参照しながら第１図の動作を順を
追つて説明する。まず、通信制御処理装置１は電
源オンされるとサイクル１に入る。サイクル１で
は前処理として電源オンにより発生する初期リセ
ツト信号iRによつて、ROS制御回路４、命令先
取り回路８の制御フリツプ・フロツプのリセツト
を行ない初期化する。この初期化によつて、
ROS制御回路４が起動され、サイクル２に入る。
サイクル２ではROS3から制御プログラムを読出
しMS2へ転送する制御が行なわれる。ROS制御
回路４は命令先取り制御回路５に対して信号線ｌ
１を介してサイクル２が起動したことを伝え、命
令先取り制御回路５はアドレス・レジスタAR
に、MS2とRS3に共通な制御プログラム転送のた
めの初期アドレスを信号線ｌ２を介して設定す
る。この初期アドレスはアドレス線ｌ３を介して
MS2、ROS3、アドレス歩進回路HCへ伝えられ、
ROS制御回路４は制御線ｌ１ａを介してROS3へ
読出し指示信号を、命令先取り制御回路５は制御
線ｌ２ａを介してMS2へ書込み指示信号を伝え、
ROS3の読出し内容をデータ線ｌ４を介してMS2
へ書込む。このとき、アドレス歩進回路HCは
MS2、ROS3のアドレスを歩進し、ROS3の最終
アドレスまで歩進したことを検出すると、ROS
制御回路４へ伝えこの転送動作を終了する。次
に、ROS制御回路４はサイクル３を起動し、制
御線ｌ１を介して命令先取り制御回路５にサイク
ル３であることを伝え、ホスト・コンピユータ１
ａに記憶されている運用プログラムをMS2へ転
送し記憶する。命令先取り制御回路５はMS２か
ら制御プログラムを読出すために、MS2の読出
し指示信号を送り、制御プログラムの初期アドレ
スｉ番地をデータ線ｌ２を介してアドレス・レジ
スタARに設定し、アドレス歩進回路HCでMS2
のアドレスを歩進する。このとき、処理部７は読
出しされる制御プログラムによつてMS2への書
込みアドレスｋ〜ｌ番地を知つて、処理部７の出
力するデータ線ｌ５を介してMS2のアドレス指
定を行ない、命令先取り制御回路５の書込み指示
によつて、ホスト・コンピユータ１ａから送られ
る運用プログラムの各命令を書込む。この運用プ
ログラムのMS2への転送が終了するとサイクル
４に入りMS2に記憶された運用プログラムが実
行される。すなわち、処理部７はデータ線ｌ５を
介してアドレス・レジスタARへ運用プログラム
領域１２のｋ番地からｌ番地の任意アドレスを設
定し、アドレス歩進回路HCによつて、アドレス
を歩進しMS2を順次読出し処理部７はその読出
し内容が示す命令を処理する。その後、運用プロ
グラムの処理の状態はホスト・コンピユータ１ａ
から通信制御処理装置１に対して、システム・リ
セツト信号が与えられるまで継続し、システム・
リセツトによつて停止する。

上記実施例によつて説明のように、制御プログ
ラムをROS3から読出しMS2へ転送記憶する際の
アドレス生成用のアドレス・レジスタとアドレス
歩進回路とは制御プログラム及び運用プログラム
の実行の際に使用するMS2のアドレス生成用の
アドレス・レジスタとアドレス歩進回路とを共有
することが可能であるため、ハードウエアが簡略
化される。以上本考案によれば、制御プログラム
を読出し主記憶装置へ転送するROS制御回路の
ハードウエアを簡略化した通信制御処理装置が得
られる。

【図面の簡単な説明】

第１図は本考案の一実施例を示すブロツク図、
第２図は主記憶装置の各記憶領域を示す説明図、
第３図は第１図の動作を示すフロー図である。 １……通信制御処理装置、１ａ……ホスト・コ
ンピユータ、２……主記憶装置、３……リード・
オンリ・ストレージ、４……ROS制御回路、５
……命令先取り制御回路、７……処理部、AR…
…アドレス・レジスタ、HC……アドレス歩進回
路。

Claims (1)

【実用新案登録請求の範囲】
1. 通信回線に接続し、運用プログラム及び送受信
   データを記憶する主記憶装置と、この主記憶装置
   にアクセスして命令を先取りするアドレス指定を
   行なうアドレス・レジスタと、アドレス・レジス
   タを歩進するアドレス歩進回路と、命令を先取り
   制御する先取り制御回路と、運用プログラムの初
   期設定を制御する制御プログラムと、書込不可デ
   ータを記憶するリード・オンリ・ストレージと、
   該リード・オンリ・ストレージから制御プログラ
   ムを読出し制御する読出制御とを有し、運用プロ
   グラムによつて送受信データを処理してホスト計
   算機とデータ転送する通信制御装置において、リ
   ード・オンリ・ストレージのアドレスと上記主記
   憶装置のアドレスとを前記アドレス・レジスタと
   アドレス歩進回路にて順に生成し、上記リード・
   オンリ・ストレージから上記主記憶装置へのデー
   タ転送を可能としたことを特徴とする通信制御処
   理装置。