JPS63173151A - マイクロコンピユ−タのｉ／ｏマツピング方式 - Google Patents
マイクロコンピユ−タのｉ／ｏマツピング方式Info
- Publication number
- JPS63173151A JPS63173151A JP62005524A JP552487A JPS63173151A JP S63173151 A JPS63173151 A JP S63173151A JP 62005524 A JP62005524 A JP 62005524A JP 552487 A JP552487 A JP 552487A JP S63173151 A JPS63173151 A JP S63173151A
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- 238000013507 mapping Methods 0.000 title claims abstract description 6
- 238000000034 method Methods 0.000 claims description 2
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 abstract 2
- 101150065817 ROM2 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリンタ制御に関し、特に制御用マイクロコン
ビエータの工／Ｏマツピング方式に関する。
ビエータの工／Ｏマツピング方式に関する。
従来、プリンタ制御に用いられる８ビツトシングルチッ
プマイク党コンビ為−夕の工／Ｏマツピングにおいて、
プログラムＲＯＭとＲＡＭを完全に−ｒツピングして、
メモリ空間に空きが生じない場合には、ＲＡＭＫ割当て
られているメモリ空間を半分にし、ＲＡＭのアドレス入
力の最上位ビットをマイク冨コンビ１−夕のＩ／Ｏポー
トで操作してＲＡＭのアクセス領域を切シ換えて、半分
のメモリ空間を使用しＲＡＭの全領域に対しアクセスを
行い、これによシ生じるメモリ空間の空きを上位装置イ
ンターフェースよシのデータ読込み、キャラクタ・ジェ
ネレータに対するアクセス用のアドレスに割当てていた
。
プマイク党コンビ為−夕の工／Ｏマツピングにおいて、
プログラムＲＯＭとＲＡＭを完全に−ｒツピングして、
メモリ空間に空きが生じない場合には、ＲＡＭＫ割当て
られているメモリ空間を半分にし、ＲＡＭのアドレス入
力の最上位ビットをマイク冨コンビ１−夕のＩ／Ｏポー
トで操作してＲＡＭのアクセス領域を切シ換えて、半分
のメモリ空間を使用しＲＡＭの全領域に対しアクセスを
行い、これによシ生じるメモリ空間の空きを上位装置イ
ンターフェースよシのデータ読込み、キャラクタ・ジェ
ネレータに対するアクセス用のアドレスに割当てていた
。
上述した従来のＩ／Ｏマツピング方弐においては、プロ
グラムＲＯＭ、上位装置インターフェースからのデータ
読込み及びキャラクタ・ジェネレータＲＯＭに対するア
クセスにおいては、完全にマツピングされているため問
題は無いがＲＡＭをアクセスするためにはＩ／Ｏポート
による操作が不可欠となる。従って複数の割込みレベル
で動作するマイクロコンビーータは常ＫＲＡＭを制御す
るＩ／Ｏボートの状態を管理しなければならず、またＲ
ＡＭ内のデータ転送、データ参照に際してもＩ／Ｏボー
トの操作を行なわなければならないため、プログラム構
造の複雑化、処理速度の低下を招き、信頼性の低下及び
開発期間の長期化を招くという欠点がありた。
グラムＲＯＭ、上位装置インターフェースからのデータ
読込み及びキャラクタ・ジェネレータＲＯＭに対するア
クセスにおいては、完全にマツピングされているため問
題は無いがＲＡＭをアクセスするためにはＩ／Ｏポート
による操作が不可欠となる。従って複数の割込みレベル
で動作するマイクロコンビーータは常ＫＲＡＭを制御す
るＩ／Ｏボートの状態を管理しなければならず、またＲ
ＡＭ内のデータ転送、データ参照に際してもＩ／Ｏボー
トの操作を行なわなければならないため、プログラム構
造の複雑化、処理速度の低下を招き、信頼性の低下及び
開発期間の長期化を招くという欠点がありた。
本発明はプリンタ制御用システムとして、メモリ空間６
４にバイトの８ビツトシングルマツチマイクロコンビエ
ータ、メモリ容量３２にバイトのプログラムＲＯＭ、メ
モリ容量３２にバイトのＲＡＭ、アドレス書込み」デー
タ読込みを８ビットデータバスを介して行なうキャラク
タ・ジェネレータＲＯＭ、上位装置インターフェースト
シてのパラレルインターフェース回路を有し、プログラ
ムＲＯＭ、ＲＡＭ以外のＩｌｏをコントロールするアド
レスデコード回路を有している。
４にバイトの８ビツトシングルマツチマイクロコンビエ
ータ、メモリ容量３２にバイトのプログラムＲＯＭ、メ
モリ容量３２にバイトのＲＡＭ、アドレス書込み」デー
タ読込みを８ビットデータバスを介して行なうキャラク
タ・ジェネレータＲＯＭ、上位装置インターフェースト
シてのパラレルインターフェース回路を有し、プログラ
ムＲＯＭ、ＲＡＭ以外のＩｌｏをコントロールするアド
レスデコード回路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
第１図１はメモリ空間６４にバイトの８ビツトシングル
マツチマイクロコンビエータ、第１図２はメモリ容量３
２にバイトのプログラムＲＯＭ、第１図３はメモリ容量
３２にバイトのＲＡＭである。
マツチマイクロコンビエータ、第１図２はメモリ容量３
２にバイトのプログラムＲＯＭ、第１図３はメモリ容量
３２にバイトのＲＡＭである。
第１図４はキャラクタ−ジェネレータＲＯＭ、第１図５
は上位装置インターフェース回路を示す。
は上位装置インターフェース回路を示す。
第１図６はアドレスバスの最上位ビットであシ、第１図
２の第１図７に示すデータバスに対するアクセスをコン
トロールする。第１図８は第１図３の第１図７に対する
アクセスをコントロールする。
２の第１図７に示すデータバスに対するアクセスをコン
トロールする。第１図８は第１図３の第１図７に対する
アクセスをコントロールする。
第１図９は第１図４の第１図７に対するアクセスをコン
トロールする。第１図／Ｏは第１図５の第１図７に対す
るアクセスをコントロールする。第１図１１は第１図１
の持つＩ／Ｏポートよシ出力されるコントロール信号で
あシ、第１図２、第１図３に対するアクセスの際は正論
理、第１図４、第１図５に対するアクセスの際は負論理
を出力する。
トロールする。第１図／Ｏは第１図５の第１図７に対す
るアクセスをコントロールする。第１図１１は第１図１
の持つＩ／Ｏポートよシ出力されるコントロール信号で
あシ、第１図２、第１図３に対するアクセスの際は正論
理、第１図４、第１図５に対するアクセスの際は負論理
を出力する。
第１図１１が正論理のとき、第１図１がアドレス０００
０Ｈ〜７ＦＦＦＨに対してアクセスを行うと、第１図６
は負論理であるから第１図２は第１図７に対しアクセス
する。そのとき第１図８は正論理であるから、第１図３
は第１図７に対してアクセスしない。
０Ｈ〜７ＦＦＦＨに対してアクセスを行うと、第１図６
は負論理であるから第１図２は第１図７に対しアクセス
する。そのとき第１図８は正論理であるから、第１図３
は第１図７に対してアクセスしない。
第１図１１が負論理のとき、第１図１がアドレス８００
０Ｈ〜０ＦＦＦＦＨに対しアクセスを行うと、第１図６
は正論理であるから第１図２は第１図７に対しアクセス
しない。そのとき第１図８は負論理であるから、第１図
３は第１図７に対しアクセスする。故に第１図２と第１
図３は第１図１のメモリ空間に完全にマツピングされて
いる。
０Ｈ〜０ＦＦＦＦＨに対しアクセスを行うと、第１図６
は正論理であるから第１図２は第１図７に対しアクセス
しない。そのとき第１図８は負論理であるから、第１図
３は第１図７に対しアクセスする。故に第１図２と第１
図３は第１図１のメモリ空間に完全にマツピングされて
いる。
第１図１２は第１図１のアドレスバスのうち、最上位ビ
ットを除いた、７ビツトの信号である。
ットを除いた、７ビツトの信号である。
第１図１３は第１図１１、第１図６、第１図１２の信号
によシ第１図９もしくは第１図／Ｏのデコード信号を出
力するアドレスデコード回路である。
によシ第１図９もしくは第１図／Ｏのデコード信号を出
力するアドレスデコード回路である。
第１図１１が負論理であれば、第１図１のアドレス８０
００Ｈ〜０ＦＦＦＦＨに対するアクセスの際、ある指定
アドレスに限シ第１図９もしくは第１図／Ｏを負論理に
し、第１図４もしくは第１図５が第１図７に対しアクセ
スする。ただし第１図１１が正論理であれば第１図９お
よび第１図／Ｏは第１図１のいかなるアドレスに対する
アクセスに際し、正論理となシ、第１図４および第１図
５は第１図７に対してアクセスしない。
００Ｈ〜０ＦＦＦＦＨに対するアクセスの際、ある指定
アドレスに限シ第１図９もしくは第１図／Ｏを負論理に
し、第１図４もしくは第１図５が第１図７に対しアクセ
スする。ただし第１図１１が正論理であれば第１図９お
よび第１図／Ｏは第１図１のいかなるアドレスに対する
アクセスに際し、正論理となシ、第１図４および第１図
５は第１図７に対してアクセスしない。
以上説明したように、本発明は８ビットシングルチップ
コンビ島−夕のメモリ空間の全てをマッピングし、工／
Ｏボートの１ビツトの出力をコントロールすることによ
シ、８０００Ｈ〜０ＦＦＦＦＨのアドレスのうち、任意
のアドレスをＲＡＭのアドレスと２重定義できる。マイ
クロコンビエータの動作の中でプログラムＲＯＭ、ＲＡ
Ｍ以外のアクセスの比重は低いため、マイクロコンビエ
ータを割込禁止にし、Ｉ／Ｏポートの出力を行った後ア
クセスを実行し、その後Ｉ／Ｏボートの出力を通常状態
にもどし、再びマイクロコンピュータの割込禁止を解除
するという手順でプログラムＲＯＭ、ＲＡＭ以外のアク
セスを行うことによシ、従来よりも簡単なプログラム構
造となシ、信頼性の向上と開発期間の短縮を実現できる
という効果がある。
コンビ島−夕のメモリ空間の全てをマッピングし、工／
Ｏボートの１ビツトの出力をコントロールすることによ
シ、８０００Ｈ〜０ＦＦＦＦＨのアドレスのうち、任意
のアドレスをＲＡＭのアドレスと２重定義できる。マイ
クロコンビエータの動作の中でプログラムＲＯＭ、ＲＡ
Ｍ以外のアクセスの比重は低いため、マイクロコンビエ
ータを割込禁止にし、Ｉ／Ｏポートの出力を行った後ア
クセスを実行し、その後Ｉ／Ｏボートの出力を通常状態
にもどし、再びマイクロコンピュータの割込禁止を解除
するという手順でプログラムＲＯＭ、ＲＡＭ以外のアク
セスを行うことによシ、従来よりも簡単なプログラム構
造となシ、信頼性の向上と開発期間の短縮を実現できる
という効果がある。
第１図は本発明の実施例のブロック図である。
１・・・・・・８ビツトシングルチツプマイクロコンビ
為−タ、２・・・・・・容量３２にバイトのプログラム
ＲＯＭ１３・・・・・・容量３２にバイトのＲＡＭ、４
・・・・・・キャラクタ・ジェネレータＲＯＭ、５・・
・・・・上位装置インターフェース回路、６・・・・・
・アドレスバスの最上位ビット、７・・・・・・データ
バス、８・・・・・・ＲＡＭ入出力コントロール信号、
９・・・・・・キャラクタ・ジェネレータＲＯＭ入出力
コンドロール信号、／Ｏ・・・・・・上位装置インター
フェース回路入出力コントロール信号、１１・・・・・
・Ｉ／Ｏ選択信号、１２・・・−・・アドレスバス下位
７ビツト、１３・・・・・・アドレスデコード回路。
為−タ、２・・・・・・容量３２にバイトのプログラム
ＲＯＭ１３・・・・・・容量３２にバイトのＲＡＭ、４
・・・・・・キャラクタ・ジェネレータＲＯＭ、５・・
・・・・上位装置インターフェース回路、６・・・・・
・アドレスバスの最上位ビット、７・・・・・・データ
バス、８・・・・・・ＲＡＭ入出力コントロール信号、
９・・・・・・キャラクタ・ジェネレータＲＯＭ入出力
コンドロール信号、／Ｏ・・・・・・上位装置インター
フェース回路入出力コントロール信号、１１・・・・・
・Ｉ／Ｏ選択信号、１２・・・−・・アドレスバス下位
７ビツト、１３・・・・・・アドレスデコード回路。
Claims (1)
- プリンタを制御するシステムとして、容量３２Ｋバイト
のプログラムＲＯＭ、容量３２ＫバイトのＲＡＭ、アド
レス書込み、データ読み込を８ビットデータバスを介し
て行うキャラクタ・ジェネレータとしてのＲＯＭ、上位
装置インターフェースとしてのパラレルインターフェー
ス、そしてＩ／Ｏポート・タイマ・割込コントローラー
等を内蔵するメモリ空間６４Ｋバイトの８ビットシング
ルチップマイクロコンピュータを有し、前記プログラム
ＲＯＭ３２ＫバイトのＲＡＭ３２Ｋバイトを全てマッピ
ングし、前記上位装置インターフェースからのデータ読
み込み及び前記キャラクタ・ジェネレータＲＯＭのアド
レス書込み・データ読込みをメモリ空間でプログラムの
負担を最小限で行うことを特徴とする、プリンタ制御に
おける８ビットシングルチップマイクロコンピュータの
Ｉ／Ｏマッピング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005524A JPS63173151A (ja) | 1987-01-12 | 1987-01-12 | マイクロコンピユ−タのｉ／ｏマツピング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005524A JPS63173151A (ja) | 1987-01-12 | 1987-01-12 | マイクロコンピユ−タのｉ／ｏマツピング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173151A true JPS63173151A (ja) | 1988-07-16 |
Family
ID=11613577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005524A Pending JPS63173151A (ja) | 1987-01-12 | 1987-01-12 | マイクロコンピユ−タのｉ／ｏマツピング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173151A (ja) |
-
1987
- 1987-01-12 JP JP62005524A patent/JPS63173151A/ja active Pending
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