JPH0322057A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に仮想アドレス空間を
サポートするマイクロプロセッサを用いて複数タスクを
実行する情報処理装置に関する。

〔従来の技術〕

従来、かかる情報処理装置はタスク情報を記憶している
メモリと演算処理するマイクロプロセッサおよびデータ
が転送されるデータパス等とから構成されている． かかる情報処理装置におけるマイクロプロセッサは仮想
アドレス空間を実現するためのアドレス変換機構を備え
、この機構は、通常の速度の変換を行うアドレス変換機
構と一層高速に変換する高速アドレス変換緩衝機構（以
下、ＴＬＢと称す〉とを有している。特に、仮想アドレ
ス空間をサポートしたマイクロプロセッサのＴＬＢは、
プロセッサ内部で最も最近参照されたアドレスの変換情
報をセットし、その上で実行されるソフトウェアの局所
性から比較的効率良＜ＴＬＢの内容を使うことにより、
高速変換を実現している。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は、マイクロプロセッサに
おけるＴＬＢの内容をセットするのはマイクロプロセッ
サ自信であるので、最も最近にアクセスしたアドレスの
変換情報しかセットされない。そのため、頻繁にタスク
が切り替わるシステムにおいて、個々のタスク実行時に
参照されるアドレス同志に局所性が認められない場合は
、タスクが切り替わる毎にＴＬＢの内容を効率良く使用
することが出来ず、通常のアドレス変換機構でアドレス
変換を行なう頻度が高くなるので、アドレス変換が遅く
なるという欠点がある。

本発明の目的は、かかるタスク切り替え時におけるアド
レス変換を高速化することのできる情報処理装置を提供
することにある。

〔課題を解決するための手段〕

本発明の情報処理装置は、仮想アドレス空間を実現する
ための通常のアドレス変換機構の他に高速にアドレス変
換する高速変換緩衝機構を有するマイクロプロセッサと
、タスク情報を記憶しているメモリと、情報転送用のバ
スとを備え、複数のタスクとそれらを管理するＯＳが実
行される情報処理装置において、タスク切り替え解釈部
を有するデコーダと、前記デコーダのタスク切り替え解
釈部からの送出出力に基づき次の処理を実行する実行ユ
ニットもしくは命令シーケンサと、前記デコーダ出力に
より駆動される実行アドレス生成器と、前記実行アドレ
ス生成器の出力に基づきバスインターフェースを制御す
る高速変換緩衝機構とを含み、タスクが切り替わる際に
次に実行するタスクのアドレス変換情報をセットするよ
うに構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す情報処理装置のブ
ロック図である。

第１図に示すように、本実施例はタスク情報を記憶して
いるメモリ１と、データ転送用のバス２と、アドレス変
換等の演算処理を行うマイクロプロセッサ１０とから構
成される．特に、このマイクロプロセッサ１０はバス２
との間でデータ転送を行うバスインターフェース３と、
タスク切り替え解釈部８を有するデコーダ４と、タスク
切り替え解釈部８からのデータに基づき実行処理する実
行ユニット５と、実行アドレスを生成する実行アドレス
生或部６と、ＴＬＢ７とを有している。

かかる情報処理装置において、メモリ１に蓄えられたコ
ードおよびデータをバス２を経由して読み出し、マイク
ロプロセッサ１０のバスインターフェース３を介してデ
コーダ４に送出する。デコーダ４では、受け入れたコー
ドおよびデータをタスク切り替え解釈部８で解釈する。

このデコーダ４でタスク切り替えが判定されと、実行ユ
ニット５で実行される．デコーダ４からの仮想アドレス
を読み込むと、実行アドレス生成器６で実アドレス変換
処理が実行されるが、このとき高速変換するためにＴＬ
Ｂ７を参照する。

今、タスク切り替え命令を実行した場合、デコーダ４内
のタスク切り替え解釈部８でタスク切り替え命令である
と解釈し、ＴＬＢ７の内容をメモリ１ヘセーブすると共
に、新しいタスクの情報をＴＬＢ７の書き込む処理を実
行ユニット５に実行させる。従って、ＴＬＢ７はタスク
が切り替わった直後から切り替わったタスクに有効なＴ
ＬＢ７の内容に変わっていることになる。

第２図は本発明の第二の実施例を示す情報処理装置のブ
ロック図である。

第２図に示すように、本実施例は前述した第一の実施例
と同様に、コードおよびデータを蓄えるメモリ１と、バ
ス２とマイクロプロセッサ１０とから構成される。この
マイクロプロセッサ１０はバスインターフェース３と、
タスク切り替え解釈部８を有するデコーダ４と、実行ア
ドレス生成器６と、ＴＬＢ７とを含んでいる。しかしな
がら、前述した第一の実施例と異なる点は、実行ユニツ
ト５に代わる命令シーケンサ９を用いたことにあり、こ
の場合はバス２に直接接続されている。

まず、デューダ４内のタスク切換解釈部８でタスク切り
替え命令を解釈すると、命令シーケンサ９に対しＴＲＡ
Ｐ信号をかける。次に、これにより制御を渡された処理
では、仮想アドレスを実アドレスへ変換処理する実行ア
ドレス生成器６がＴＬＢ７の内容を参照する。すなわち
、このときアドレス生成器６はＴＬＢ７の内容を次に制
御が移るタスクで活用されるＴＬＢ７の内容に書き替え
る。

上述した第二の実施例において、ＴＲＡＰにより起動さ
れる命令シーケンサ９はソフトウエアによりＴＬＢ７の
内容を書き替えるため、ソフトウェアの組み方により処
理に各種の変更を持たせることができる。

〔発明の効果〕

以上説明したように、本発明の情報処理装置は、マイク
ロプロセッサにタスク切り替え解釈部を有するデコーダ
と、実行ユニットもしくは命令シーケンサと、実行アド
レス生戒部と、ＴＬＢとを設け、メモリから読出したタ
スクの切替え時に次に切り替わるタスクのために前記Ｔ
ＬＢの内容を書き替えることにより、前記タスクが切り
替っても前記ＴＬＢを効率良く活用することができるの
で、高速なアドレス変換を実現できるという効果がある
。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す情報処理装置のブ
ロック図、第２図は本発明の第二の実施例を示す情報処
理装置のブロック図である。 ｌ・・・メモリ、２・・・バス、３・・・バスインタフ
ェース、４・・・デコーダ、５・・・実行ユニット、６
・・・実行アドレス生成器、７・・・ＴＬＢ、８・・・
タスク切替え解釈部、９・・・命令シーケンサ。

Claims (1)

【特許請求の範囲】
1. 仮想アドレス空間を実現するための通常のアドレス変換
   機構の他に高速にアドレス変換する高速変換緩衝機構を
   有するマイクロプロセッサと、タスク情報を記憶してい
   るメモリと、情報転送用のバスとを備え、複数のタスク
   とそれらを管理するＯＳが実行される情報処理装置にお
   いて、タスク切り替え解釈部を有するデコーダと、前記
   デコーダのタスク切り替え解釈部からの送出出力に基づ
   き次の処理を実行する実行ユニットもしくは命令シーケ
   ンサと、前記デコーダ出力により駆動される実行アドレ
   ス生成器と、前記実行アドレス生成器の出力に基づきバ
   スインターフェースを制御する高速変換緩衝機構とを含
   み、タスクが切り替わる際に次に実行するタスクのアド
   レス変換情報をセットすることを特徴とする上方処理装
   置。