JPH0287628A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0287628A JPH0287628A JP24146888A JP24146888A JPH0287628A JP H0287628 A JPH0287628 A JP H0287628A JP 24146888 A JP24146888 A JP 24146888A JP 24146888 A JP24146888 A JP 24146888A JP H0287628 A JPH0287628 A JP H0287628A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特(こ多層配線構造を有す
る半導体装置に関する。
る半導体装置に関する。
従来の半導体装置は、第4図(a)、(Uζこ示すよう
(こ、シリコンからなる半導体基板41上に酸化シリコ
ン膜42、その上Iこ電極配線等の第1の導電層43が
ありそれらを改って層間絶縁膜44があり、その上lこ
第2の4電層45がある。この第2の4工層45は層間
絶縁膜44を介して第1の導を層43の上1こ載ってい
るか、−または第5図に示すよつlこ層間絶縁膜54を
介して、第2の導電層55が第1の4電層53を覆って
いるような構造となっており、第1の4電層上の第2の
導電層の導゛亀層の膜厚aが第1の24電鳩側部の第2
の導電層の膜厚すと同じであった。
(こ、シリコンからなる半導体基板41上に酸化シリコ
ン膜42、その上Iこ電極配線等の第1の導電層43が
ありそれらを改って層間絶縁膜44があり、その上lこ
第2の4電層45がある。この第2の4工層45は層間
絶縁膜44を介して第1の導を層43の上1こ載ってい
るか、−または第5図に示すよつlこ層間絶縁膜54を
介して、第2の導電層55が第1の4電層53を覆って
いるような構造となっており、第1の4電層上の第2の
導電層の導゛亀層の膜厚aが第1の24電鳩側部の第2
の導電層の膜厚すと同じであった。
上述した従来の半導体装置は、第2の導電層が第1の導
m層の上にあるかまたは第1の導電層を櫟って第2の導
電層が載っている構造となっており第1の導電層上の第
2の導電層の膜厚aが第1の導を層側部の第2の導電層
の膜厚すと同じとなっているので第1.第2の導電層の
重なりによる段差が大きくなり、形伏が悪くなるという
欠点がある。たとえば第4図(b)のよう(こ第1.第
20導電層が重なっている上を第3の導電層47が横ぎ
る場合(こ、第1.紀2の導電層の重なりによる段差が
大きいため、第3の導電層の形状が悪くなり、導電層の
抵抗が上がることクマイグレーションの悪化などの問題
が起こる。
m層の上にあるかまたは第1の導電層を櫟って第2の導
電層が載っている構造となっており第1の導電層上の第
2の導電層の膜厚aが第1の導を層側部の第2の導電層
の膜厚すと同じとなっているので第1.第2の導電層の
重なりによる段差が大きくなり、形伏が悪くなるという
欠点がある。たとえば第4図(b)のよう(こ第1.第
20導電層が重なっている上を第3の導電層47が横ぎ
る場合(こ、第1.紀2の導電層の重なりによる段差が
大きいため、第3の導電層の形状が悪くなり、導電層の
抵抗が上がることクマイグレーションの悪化などの問題
が起こる。
本発明の目的は、配線の重なり部における段差が比較的
少ない半導体装置を提供すること1こある。
少ない半導体装置を提供すること1こある。
〔課題を解決するための手段]
本発明の半導体装置は、基板上に選択的に設けられた第
1の導電層と、前記第1の導電層を被覆して設けられ前
記第1の導電層ζこ応じて形成されるメサ部を備えた局
間絶縁膜と、前記メサ部の表面のうち少なくともその一
つの側面に最も厚く被着されてなる部分を有する第2の
導電層とを含むというものである。
1の導電層と、前記第1の導電層を被覆して設けられ前
記第1の導電層ζこ応じて形成されるメサ部を備えた局
間絶縁膜と、前記メサ部の表面のうち少なくともその一
つの側面に最も厚く被着されてなる部分を有する第2の
導電層とを含むというものである。
次1こ、本発明(こついて図面を参照して説明する。
第1図(a) 、 (b)は本発明の第1の実施例を説
明するだめの製造工程順に配置した半導体チップの縦断
面図である。
明するだめの製造工程順に配置した半導体チップの縦断
面図である。
第1図(ωにおいて、半導体基板11上に酸化シリコン
M12を形成したものを下地(基板)として第1の導電
層13があり、それらを覆って層間絶縁膜工4があり、
第1の導電層に応じて形成されるメサ部を備えた層間絶
縁膜14を介して第2の導電層15が第1の導電層13
を覆っており、第1の導電層13上(こある第2の導電
層15の膜厚3が第1の導電層13の側部lこある第2
の導電層J4の膜厚すよりも小さい。この構造により、
第1図(8に示すよう(こ、第1の導電層13と第2の
導電層15とが重なってできる段差を少なくでき、その
段差部分を横切る第3の導電層17の段部での形状がよ
くなり、第3の導電層の段切れなどの問題をなくすこと
ができる。
M12を形成したものを下地(基板)として第1の導電
層13があり、それらを覆って層間絶縁膜工4があり、
第1の導電層に応じて形成されるメサ部を備えた層間絶
縁膜14を介して第2の導電層15が第1の導電層13
を覆っており、第1の導電層13上(こある第2の導電
層15の膜厚3が第1の導電層13の側部lこある第2
の導電層J4の膜厚すよりも小さい。この構造により、
第1図(8に示すよう(こ、第1の導電層13と第2の
導電層15とが重なってできる段差を少なくでき、その
段差部分を横切る第3の導電層17の段部での形状がよ
くなり、第3の導電層の段切れなどの問題をなくすこと
ができる。
ここで、第2の導電層14は、CVD成長した多結晶シ
リコン膜lこ有機樹脂(こ塗布した後、エッチバック【
−で、有機樹脂の膜厚の薄い部分の多結晶シリコン膜す
なわち、第1の導電層上の多結晶シリコン膜を所定の厚
さにした後に7オトレジストを使って多結晶シリコン膜
をパターンニングしたものである。
リコン膜lこ有機樹脂(こ塗布した後、エッチバック【
−で、有機樹脂の膜厚の薄い部分の多結晶シリコン膜す
なわち、第1の導電層上の多結晶シリコン膜を所定の厚
さにした後に7オトレジストを使って多結晶シリコン膜
をパターンニングしたものである。
第2図Lj、(blは第1の実施例の変種を説明するた
めの製造工程順fこ配置した半導体チップの縦断面図で
ある。
めの製造工程順fこ配置した半導体チップの縦断面図で
ある。
第2図(a)(こおいて、N型シリコンからなる半導体
基板21表面lこP−型ウェル28とN+拡散層29が
あり、半導体基板21上(こは、酸化シリコン膜22と
第1の導電層23があり、第1の導電層23はN 拡散
層29を介して半導体基板21と接続している。さらに
、これら酸化シリコン膜22と第1の導電層23を覆っ
て層間絶縁膜24がありその上(こ第2の導電層25が
ある。ここで第2の導電層25は、前述のようfこ、多
結晶シリコンをエッチバックによって、第1の導電層上
の第2の導電層の膜厚が第1の導電層の側部の第2の導
電層の膜厚よりも小さく形成されている。最後に第2図
Φ)に示すように、第2の導電層25を覆ってもう一つ
の層間絶縁膜25があり、その上にアルミニウムなどか
らなる第3の導電層27があり、第3の導電層27は、
第1及び第2の導電層の重なった上を横切っている。こ
の例はスタティックメモリのセル内線構造(こついて想
定しており、ここでの第1の導電層’JGND線、第2
の導電層はVce線、WJ3の導電層はデイジット線で
ある。
基板21表面lこP−型ウェル28とN+拡散層29が
あり、半導体基板21上(こは、酸化シリコン膜22と
第1の導電層23があり、第1の導電層23はN 拡散
層29を介して半導体基板21と接続している。さらに
、これら酸化シリコン膜22と第1の導電層23を覆っ
て層間絶縁膜24がありその上(こ第2の導電層25が
ある。ここで第2の導電層25は、前述のようfこ、多
結晶シリコンをエッチバックによって、第1の導電層上
の第2の導電層の膜厚が第1の導電層の側部の第2の導
電層の膜厚よりも小さく形成されている。最後に第2図
Φ)に示すように、第2の導電層25を覆ってもう一つ
の層間絶縁膜25があり、その上にアルミニウムなどか
らなる第3の導電層27があり、第3の導電層27は、
第1及び第2の導電層の重なった上を横切っている。こ
の例はスタティックメモリのセル内線構造(こついて想
定しており、ここでの第1の導電層’JGND線、第2
の導電層はVce線、WJ3の導電層はデイジット線で
ある。
第3図(a) 、 (b)は本発明の第2の実施例を説
明するための製造工程順(こ配置した半導体チップの縦
断面図である。
明するための製造工程順(こ配置した半導体チップの縦
断面図である。
第3図(a)(こおいて、半導体基板31上に酸化シリ
コン膜32がありその上に第1の導電層33がある。こ
こで酸化シリコン膜32はフィールド酸化膜(厚さ30
0fil)であり、第1の導電層33は多結晶シリコン
層(厚さ3007111)とタングステンシリサイド層
(厚さ30(1m)からなる2層構造の配線である。次
lここれらを覆って層間絶縁膜35があり、層間絶縁膜
34を介して第2の導電層35が第1の導電層33の両
側部にあり第1の導電層33の上にはない構造となって
いる。ここで層間絶縁膜34はCVDシリコン酸化膜(
厚さ300u)であり、第2の導電層35は厚さ5oo
nxのCVD成長した多結晶シリコン膜をエッチバック
技術を用いてエツチングしたもので第1の導′亀層33
の上部lこ多結晶シリコン膜は残っていない。すなわち
、第2図(C)で、Klの24w、層33上の第2の導
電層の膜厚は0となっている。
コン膜32がありその上に第1の導電層33がある。こ
こで酸化シリコン膜32はフィールド酸化膜(厚さ30
0fil)であり、第1の導電層33は多結晶シリコン
層(厚さ3007111)とタングステンシリサイド層
(厚さ30(1m)からなる2層構造の配線である。次
lここれらを覆って層間絶縁膜35があり、層間絶縁膜
34を介して第2の導電層35が第1の導電層33の両
側部にあり第1の導電層33の上にはない構造となって
いる。ここで層間絶縁膜34はCVDシリコン酸化膜(
厚さ300u)であり、第2の導電層35は厚さ5oo
nxのCVD成長した多結晶シリコン膜をエッチバック
技術を用いてエツチングしたもので第1の導′亀層33
の上部lこ多結晶シリコン膜は残っていない。すなわち
、第2図(C)で、Klの24w、層33上の第2の導
電層の膜厚は0となっている。
次に第2図4))において、第2の導電層35を覆って
もう一つの層間絶縁膜36があり、その上(こ第3の導
電層37がある。第3の導電層37は第1の導電層33
と第2の導電層35の上を横切っている。この実施例で
は、第1の導1jL層33の上部に第2の導t/―がな
いため、第1の実施例の構造のものよりも第3の導電層
の段差部分での形状がよくなる利点がある。
もう一つの層間絶縁膜36があり、その上(こ第3の導
電層37がある。第3の導電層37は第1の導電層33
と第2の導電層35の上を横切っている。この実施例で
は、第1の導1jL層33の上部に第2の導t/―がな
いため、第1の実施例の構造のものよりも第3の導電層
の段差部分での形状がよくなる利点がある。
第2の導電層はメサ部の両方の側面(こ被着しているの
で、別々の配線として使用でさる外、図示しないメサ部
の他の側面で接続するようにすれば一本の配線としても
使用できる。
で、別々の配線として使用でさる外、図示しないメサ部
の他の側面で接続するようにすれば一本の配線としても
使用できる。
第1の実施例Iこ比較すると第2の4電1−の抵抗は大
きくなるが、その抵抗を積極的ζこ利用するところに(
例えば信号遅延用の抵抗として)使用すればよいのであ
る。
きくなるが、その抵抗を積極的ζこ利用するところに(
例えば信号遅延用の抵抗として)使用すればよいのであ
る。
以上の説明において、第2の導電層は図示の形状をその
一部に有しておればよく、その他の部分では第1の導電
ノーと1if1様の形状を有していてもよいのである。
一部に有しておればよく、その他の部分では第1の導電
ノーと1if1様の形状を有していてもよいのである。
以上説明したように本発明は、多層配線構造を有する半
導体装置において、第1の導電層上を第2の導電層が通
る場合に第1の導電層とその上の層間絶縁膜とで形成さ
れるメサ部の側面に最も厚く第2の導電層を設けるとと
Jこよって、それら第1および第2の導電層の重なりに
よる段差を少なくできその段差部分を第3の導電層が横
ぎるような場合に第3の導電層の段差部分での形状がよ
くなり、導14層の段切れなどが少なくなり、半導体装
置の信頼性や歩留りが改善される効果がある。
導体装置において、第1の導電層上を第2の導電層が通
る場合に第1の導電層とその上の層間絶縁膜とで形成さ
れるメサ部の側面に最も厚く第2の導電層を設けるとと
Jこよって、それら第1および第2の導電層の重なりに
よる段差を少なくできその段差部分を第3の導電層が横
ぎるような場合に第3の導電層の段差部分での形状がよ
くなり、導14層の段切れなどが少なくなり、半導体装
置の信頼性や歩留りが改善される効果がある。
第1図(a) 、 (b)及び第2図(a) 、 (b
)はそれぞれ本発明の第1の実施例及びその変裡を説明
するための製造工程順(こ配置した半導体チップの縦断
面図、第3図(a) 、 Cb)は同じく第2の実施例
を説明するためのM断面図、第4図(a) 、 (b)
及び第5図はそれぞれ従来例を説明するための4構造断
面図である。 11.21.31.41.51・・・・・・半2N体基
板、12.22,32,42.52・・・・・・酸化シ
リコン膜、13,23.33,43.53・・・・・・
第1の導1亀ノ壱り、 14,24.34,44.5
4 ・・ ・・・ノず(1間絶縁膜、15,25.3
5,45.55・・・・・・第2の導電層、16,26
,36.46・・・・・・層間絶縁膜、17.27,3
7.47・・・・・・第3の4電層、28・・・・・P
−型ウェル、29・・・・・・N+型型数散層代理人
弁理士 内 原 晋 澗 1 関 声 図 声 図
)はそれぞれ本発明の第1の実施例及びその変裡を説明
するための製造工程順(こ配置した半導体チップの縦断
面図、第3図(a) 、 Cb)は同じく第2の実施例
を説明するためのM断面図、第4図(a) 、 (b)
及び第5図はそれぞれ従来例を説明するための4構造断
面図である。 11.21.31.41.51・・・・・・半2N体基
板、12.22,32,42.52・・・・・・酸化シ
リコン膜、13,23.33,43.53・・・・・・
第1の導1亀ノ壱り、 14,24.34,44.5
4 ・・ ・・・ノず(1間絶縁膜、15,25.3
5,45.55・・・・・・第2の導電層、16,26
,36.46・・・・・・層間絶縁膜、17.27,3
7.47・・・・・・第3の4電層、28・・・・・P
−型ウェル、29・・・・・・N+型型数散層代理人
弁理士 内 原 晋 澗 1 関 声 図 声 図
Claims (1)
- 基板上に選択的に設けられた第1の導電層と、前記第1
の導電層を被覆して設けられ前記第1の導電層に応じて
形成されるメサ部を備えた層間絶縁膜と、前記メサ部の
表面のうち少なくともその一つの側面に最も厚く被着さ
れてなる部分を有する第2の導電層とを含むことを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241468A JP2869978B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241468A JP2869978B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0287628A true JPH0287628A (ja) | 1990-03-28 |
JP2869978B2 JP2869978B2 (ja) | 1999-03-10 |
Family
ID=17074761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63241468A Expired - Lifetime JP2869978B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2869978B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS532969U (ja) * | 1976-06-26 | 1978-01-12 | ||
JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
JPS61136244A (ja) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の配線方法 |
JPS63132455A (ja) * | 1987-04-17 | 1988-06-04 | Nec Corp | 半導体集積回路装置 |
JPS63249352A (ja) * | 1987-04-04 | 1988-10-17 | Sony Corp | 半導体装置 |
-
1988
- 1988-09-26 JP JP63241468A patent/JP2869978B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS532969U (ja) * | 1976-06-26 | 1978-01-12 | ||
JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
JPS61136244A (ja) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の配線方法 |
JPS63249352A (ja) * | 1987-04-04 | 1988-10-17 | Sony Corp | 半導体装置 |
JPS63132455A (ja) * | 1987-04-17 | 1988-06-04 | Nec Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2869978B2 (ja) | 1999-03-10 |
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