JPH0287628A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0287628A JPH0287628A JP24146888A JP24146888A JPH0287628A JP H0287628 A JPH0287628 A JP H0287628A JP 24146888 A JP24146888 A JP 24146888A JP 24146888 A JP24146888 A JP 24146888A JP H0287628 A JPH0287628 A JP H0287628A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特（こ多層配線構造を有す
る半導体装置に関する。
る半導体装置に関する。
従来の半導体装置は、第４図（ａ）、（Ｕζこ示すよう
（こ、シリコンからなる半導体基板４１上に酸化シリコ
ン膜４２、その上Ｉこ電極配線等の第１の導電層４３が
ありそれらを改って層間絶縁膜４４があり、その上ｌこ
第２の４電層４５がある。この第２の４工層４５は層間
絶縁膜４４を介して第１の導を層４３の上１こ載ってい
るか、−または第５図に示すよつｌこ層間絶縁膜５４を
介して、第２の導電層５５が第１の４電層５３を覆って
いるような構造となっており、第１の４電層上の第２の
導電層の導゛亀層の膜厚ａが第１の２４電鳩側部の第２
の導電層の膜厚すと同じであった。
（こ、シリコンからなる半導体基板４１上に酸化シリコ
ン膜４２、その上Ｉこ電極配線等の第１の導電層４３が
ありそれらを改って層間絶縁膜４４があり、その上ｌこ
第２の４電層４５がある。この第２の４工層４５は層間
絶縁膜４４を介して第１の導を層４３の上１こ載ってい
るか、−または第５図に示すよつｌこ層間絶縁膜５４を
介して、第２の導電層５５が第１の４電層５３を覆って
いるような構造となっており、第１の４電層上の第２の
導電層の導゛亀層の膜厚ａが第１の２４電鳩側部の第２
の導電層の膜厚すと同じであった。
上述した従来の半導体装置は、第２の導電層が第１の導
ｍ層の上にあるかまたは第１の導電層を櫟って第２の導
電層が載っている構造となっており第１の導電層上の第
２の導電層の膜厚ａが第１の導を層側部の第２の導電層
の膜厚すと同じとなっているので第１．第２の導電層の
重なりによる段差が大きくなり、形伏が悪くなるという
欠点がある。たとえば第４図（ｂ）のよう（こ第１．第
２０導電層が重なっている上を第３の導電層４７が横ぎ
る場合（こ、第１．紀２の導電層の重なりによる段差が
大きいため、第３の導電層の形状が悪くなり、導電層の
抵抗が上がることクマイグレーションの悪化などの問題
が起こる。
ｍ層の上にあるかまたは第１の導電層を櫟って第２の導
電層が載っている構造となっており第１の導電層上の第
２の導電層の膜厚ａが第１の導を層側部の第２の導電層
の膜厚すと同じとなっているので第１．第２の導電層の
重なりによる段差が大きくなり、形伏が悪くなるという
欠点がある。たとえば第４図（ｂ）のよう（こ第１．第
２０導電層が重なっている上を第３の導電層４７が横ぎ
る場合（こ、第１．紀２の導電層の重なりによる段差が
大きいため、第３の導電層の形状が悪くなり、導電層の
抵抗が上がることクマイグレーションの悪化などの問題
が起こる。
本発明の目的は、配線の重なり部における段差が比較的
少ない半導体装置を提供すること１こある。
少ない半導体装置を提供すること１こある。
〔課題を解決するための手段］
本発明の半導体装置は、基板上に選択的に設けられた第
１の導電層と、前記第１の導電層を被覆して設けられ前
記第１の導電層ζこ応じて形成されるメサ部を備えた局
間絶縁膜と、前記メサ部の表面のうち少なくともその一
つの側面に最も厚く被着されてなる部分を有する第２の
導電層とを含むというものである。
１の導電層と、前記第１の導電層を被覆して設けられ前
記第１の導電層ζこ応じて形成されるメサ部を備えた局
間絶縁膜と、前記メサ部の表面のうち少なくともその一
つの側面に最も厚く被着されてなる部分を有する第２の
導電層とを含むというものである。
次１こ、本発明（こついて図面を参照して説明する。
第１図（ａ） 、 （ｂ）は本発明の第１の実施例を説
明するだめの製造工程順に配置した半導体チップの縦断
面図である。
明するだめの製造工程順に配置した半導体チップの縦断
面図である。
第１図（ωにおいて、半導体基板１１上に酸化シリコン
Ｍ１２を形成したものを下地（基板）として第１の導電
層１３があり、それらを覆って層間絶縁膜工４があり、
第１の導電層に応じて形成されるメサ部を備えた層間絶
縁膜１４を介して第２の導電層１５が第１の導電層１３
を覆っており、第１の導電層１３上（こある第２の導電
層１５の膜厚３が第１の導電層１３の側部ｌこある第２
の導電層Ｊ４の膜厚すよりも小さい。この構造により、
第１図（８に示すよう（こ、第１の導電層１３と第２の
導電層１５とが重なってできる段差を少なくでき、その
段差部分を横切る第３の導電層１７の段部での形状がよ
くなり、第３の導電層の段切れなどの問題をなくすこと
ができる。
Ｍ１２を形成したものを下地（基板）として第１の導電
層１３があり、それらを覆って層間絶縁膜工４があり、
第１の導電層に応じて形成されるメサ部を備えた層間絶
縁膜１４を介して第２の導電層１５が第１の導電層１３
を覆っており、第１の導電層１３上（こある第２の導電
層１５の膜厚３が第１の導電層１３の側部ｌこある第２
の導電層Ｊ４の膜厚すよりも小さい。この構造により、
第１図（８に示すよう（こ、第１の導電層１３と第２の
導電層１５とが重なってできる段差を少なくでき、その
段差部分を横切る第３の導電層１７の段部での形状がよ
くなり、第３の導電層の段切れなどの問題をなくすこと
ができる。
ここで、第２の導電層１４は、ＣＶＤ成長した多結晶シ
リコン膜ｌこ有機樹脂（こ塗布した後、エッチバック【
−で、有機樹脂の膜厚の薄い部分の多結晶シリコン膜す
なわち、第１の導電層上の多結晶シリコン膜を所定の厚
さにした後に７オトレジストを使って多結晶シリコン膜
をパターンニングしたものである。
リコン膜ｌこ有機樹脂（こ塗布した後、エッチバック【
−で、有機樹脂の膜厚の薄い部分の多結晶シリコン膜す
なわち、第１の導電層上の多結晶シリコン膜を所定の厚
さにした後に７オトレジストを使って多結晶シリコン膜
をパターンニングしたものである。
第２図Ｌｊ、（ｂｌは第１の実施例の変種を説明するた
めの製造工程順ｆこ配置した半導体チップの縦断面図で
ある。
めの製造工程順ｆこ配置した半導体チップの縦断面図で
ある。
第２図（ａ）（こおいて、Ｎ型シリコンからなる半導体
基板２１表面ｌこＰ−型ウェル２８とＮ＋拡散層２９が
あり、半導体基板２１上（こは、酸化シリコン膜２２と
第１の導電層２３があり、第１の導電層２３はＮ 拡散
層２９を介して半導体基板２１と接続している。さらに
、これら酸化シリコン膜２２と第１の導電層２３を覆っ
て層間絶縁膜２４がありその上（こ第２の導電層２５が
ある。ここで第２の導電層２５は、前述のようｆこ、多
結晶シリコンをエッチバックによって、第１の導電層上
の第２の導電層の膜厚が第１の導電層の側部の第２の導
電層の膜厚よりも小さく形成されている。最後に第２図
Φ）に示すように、第２の導電層２５を覆ってもう一つ
の層間絶縁膜２５があり、その上にアルミニウムなどか
らなる第３の導電層２７があり、第３の導電層２７は、
第１及び第２の導電層の重なった上を横切っている。こ
の例はスタティックメモリのセル内線構造（こついて想
定しており、ここでの第１の導電層’ＪＧＮＤ線、第２
の導電層はＶｃｅ線、ＷＪ３の導電層はデイジット線で
ある。
基板２１表面ｌこＰ−型ウェル２８とＮ＋拡散層２９が
あり、半導体基板２１上（こは、酸化シリコン膜２２と
第１の導電層２３があり、第１の導電層２３はＮ 拡散
層２９を介して半導体基板２１と接続している。さらに
、これら酸化シリコン膜２２と第１の導電層２３を覆っ
て層間絶縁膜２４がありその上（こ第２の導電層２５が
ある。ここで第２の導電層２５は、前述のようｆこ、多
結晶シリコンをエッチバックによって、第１の導電層上
の第２の導電層の膜厚が第１の導電層の側部の第２の導
電層の膜厚よりも小さく形成されている。最後に第２図
Φ）に示すように、第２の導電層２５を覆ってもう一つ
の層間絶縁膜２５があり、その上にアルミニウムなどか
らなる第３の導電層２７があり、第３の導電層２７は、
第１及び第２の導電層の重なった上を横切っている。こ
の例はスタティックメモリのセル内線構造（こついて想
定しており、ここでの第１の導電層’ＪＧＮＤ線、第２
の導電層はＶｃｅ線、ＷＪ３の導電層はデイジット線で
ある。
第３図（ａ） 、 （ｂ）は本発明の第２の実施例を説
明するための製造工程順（こ配置した半導体チップの縦
断面図である。
明するための製造工程順（こ配置した半導体チップの縦
断面図である。
第３図（ａ）（こおいて、半導体基板３１上に酸化シリ
コン膜３２がありその上に第１の導電層３３がある。こ
こで酸化シリコン膜３２はフィールド酸化膜（厚さ３０
０ｆｉｌ）であり、第１の導電層３３は多結晶シリコン
層（厚さ３００７１１１）とタングステンシリサイド層
（厚さ３０（１ｍ）からなる２層構造の配線である。次
ｌここれらを覆って層間絶縁膜３５があり、層間絶縁膜
３４を介して第２の導電層３５が第１の導電層３３の両
側部にあり第１の導電層３３の上にはない構造となって
いる。ここで層間絶縁膜３４はＣＶＤシリコン酸化膜（
厚さ３００ｕ）であり、第２の導電層３５は厚さ５ｏｏ
ｎｘのＣＶＤ成長した多結晶シリコン膜をエッチバック
技術を用いてエツチングしたもので第１の導′亀層３３
の上部ｌこ多結晶シリコン膜は残っていない。すなわち
、第２図（Ｃ）で、Ｋｌの２４ｗ、層３３上の第２の導
電層の膜厚は０となっている。
コン膜３２がありその上に第１の導電層３３がある。こ
こで酸化シリコン膜３２はフィールド酸化膜（厚さ３０
０ｆｉｌ）であり、第１の導電層３３は多結晶シリコン
層（厚さ３００７１１１）とタングステンシリサイド層
（厚さ３０（１ｍ）からなる２層構造の配線である。次
ｌここれらを覆って層間絶縁膜３５があり、層間絶縁膜
３４を介して第２の導電層３５が第１の導電層３３の両
側部にあり第１の導電層３３の上にはない構造となって
いる。ここで層間絶縁膜３４はＣＶＤシリコン酸化膜（
厚さ３００ｕ）であり、第２の導電層３５は厚さ５ｏｏ
ｎｘのＣＶＤ成長した多結晶シリコン膜をエッチバック
技術を用いてエツチングしたもので第１の導′亀層３３
の上部ｌこ多結晶シリコン膜は残っていない。すなわち
、第２図（Ｃ）で、Ｋｌの２４ｗ、層３３上の第２の導
電層の膜厚は０となっている。
次に第２図４））において、第２の導電層３５を覆って
もう一つの層間絶縁膜３６があり、その上（こ第３の導
電層３７がある。第３の導電層３７は第１の導電層３３
と第２の導電層３５の上を横切っている。この実施例で
は、第１の導１ｊＬ層３３の上部に第２の導ｔ／―がな
いため、第１の実施例の構造のものよりも第３の導電層
の段差部分での形状がよくなる利点がある。
もう一つの層間絶縁膜３６があり、その上（こ第３の導
電層３７がある。第３の導電層３７は第１の導電層３３
と第２の導電層３５の上を横切っている。この実施例で
は、第１の導１ｊＬ層３３の上部に第２の導ｔ／―がな
いため、第１の実施例の構造のものよりも第３の導電層
の段差部分での形状がよくなる利点がある。
第２の導電層はメサ部の両方の側面（こ被着しているの
で、別々の配線として使用でさる外、図示しないメサ部
の他の側面で接続するようにすれば一本の配線としても
使用できる。
で、別々の配線として使用でさる外、図示しないメサ部
の他の側面で接続するようにすれば一本の配線としても
使用できる。
第１の実施例Ｉこ比較すると第２の４電１−の抵抗は大
きくなるが、その抵抗を積極的ζこ利用するところに（
例えば信号遅延用の抵抗として）使用すればよいのであ
る。
きくなるが、その抵抗を積極的ζこ利用するところに（
例えば信号遅延用の抵抗として）使用すればよいのであ
る。
以上の説明において、第２の導電層は図示の形状をその
一部に有しておればよく、その他の部分では第１の導電
ノーと１ｉｆ１様の形状を有していてもよいのである。
一部に有しておればよく、その他の部分では第１の導電
ノーと１ｉｆ１様の形状を有していてもよいのである。
以上説明したように本発明は、多層配線構造を有する半
導体装置において、第１の導電層上を第２の導電層が通
る場合に第１の導電層とその上の層間絶縁膜とで形成さ
れるメサ部の側面に最も厚く第２の導電層を設けるとと
Ｊこよって、それら第１および第２の導電層の重なりに
よる段差を少なくできその段差部分を第３の導電層が横
ぎるような場合に第３の導電層の段差部分での形状がよ
くなり、導１４層の段切れなどが少なくなり、半導体装
置の信頼性や歩留りが改善される効果がある。
導体装置において、第１の導電層上を第２の導電層が通
る場合に第１の導電層とその上の層間絶縁膜とで形成さ
れるメサ部の側面に最も厚く第２の導電層を設けるとと
Ｊこよって、それら第１および第２の導電層の重なりに
よる段差を少なくできその段差部分を第３の導電層が横
ぎるような場合に第３の導電層の段差部分での形状がよ
くなり、導１４層の段切れなどが少なくなり、半導体装
置の信頼性や歩留りが改善される効果がある。
第１図（ａ） 、 （ｂ）及び第２図（ａ） 、 （ｂ
）はそれぞれ本発明の第１の実施例及びその変裡を説明
するための製造工程順（こ配置した半導体チップの縦断
面図、第３図（ａ） 、 Ｃｂ）は同じく第２の実施例
を説明するためのＭ断面図、第４図（ａ） 、 （ｂ）
及び第５図はそれぞれ従来例を説明するための４構造断
面図である。 １１．２１．３１．４１．５１・・・・・・半２Ｎ体基
板、１２．２２，３２，４２．５２・・・・・・酸化シ
リコン膜、１３，２３．３３，４３．５３・・・・・・
第１の導１亀ノ壱り、 １４，２４．３４，４４．５
４ ・・ ・・・ノず（１間絶縁膜、１５，２５．３
５，４５．５５・・・・・・第２の導電層、１６，２６
，３６．４６・・・・・・層間絶縁膜、１７．２７，３
７．４７・・・・・・第３の４電層、２８・・・・・Ｐ
−型ウェル、２９・・・・・・Ｎ＋型型数散層代理人
弁理士 内 原 晋 澗 １ 関 声 図 声 図
）はそれぞれ本発明の第１の実施例及びその変裡を説明
するための製造工程順（こ配置した半導体チップの縦断
面図、第３図（ａ） 、 Ｃｂ）は同じく第２の実施例
を説明するためのＭ断面図、第４図（ａ） 、 （ｂ）
及び第５図はそれぞれ従来例を説明するための４構造断
面図である。 １１．２１．３１．４１．５１・・・・・・半２Ｎ体基
板、１２．２２，３２，４２．５２・・・・・・酸化シ
リコン膜、１３，２３．３３，４３．５３・・・・・・
第１の導１亀ノ壱り、 １４，２４．３４，４４．５
４ ・・ ・・・ノず（１間絶縁膜、１５，２５．３
５，４５．５５・・・・・・第２の導電層、１６，２６
，３６．４６・・・・・・層間絶縁膜、１７．２７，３
７．４７・・・・・・第３の４電層、２８・・・・・Ｐ
−型ウェル、２９・・・・・・Ｎ＋型型数散層代理人
弁理士 内 原 晋 澗 １ 関 声 図 声 図
Claims (1)
- 基板上に選択的に設けられた第１の導電層と、前記第１
の導電層を被覆して設けられ前記第１の導電層に応じて
形成されるメサ部を備えた層間絶縁膜と、前記メサ部の
表面のうち少なくともその一つの側面に最も厚く被着さ
れてなる部分を有する第２の導電層とを含むことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241468A JP2869978B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241468A JP2869978B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287628A true JPH0287628A (ja) | 1990-03-28 |
| JP2869978B2 JP2869978B2 (ja) | 1999-03-10 |
Family
ID=17074761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241468A Expired - Lifetime JP2869978B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869978B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532969U (ja) * | 1976-06-26 | 1978-01-12 | ||
| JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS61136244A (ja) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の配線方法 |
| JPS63132455A (ja) * | 1987-04-17 | 1988-06-04 | Nec Corp | 半導体集積回路装置 |
| JPS63249352A (ja) * | 1987-04-04 | 1988-10-17 | Sony Corp | 半導体装置 |
-
1988
- 1988-09-26 JP JP63241468A patent/JP2869978B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532969U (ja) * | 1976-06-26 | 1978-01-12 | ||
| JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS61136244A (ja) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | 半導体装置の配線方法 |
| JPS63249352A (ja) * | 1987-04-04 | 1988-10-17 | Sony Corp | 半導体装置 |
| JPS63132455A (ja) * | 1987-04-17 | 1988-06-04 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2869978B2 (ja) | 1999-03-10 |
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