JPH0273406A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
- Publication number
- JPH0273406A JPH0273406A JP22582988A JP22582988A JPH0273406A JP H0273406 A JPH0273406 A JP H0273406A JP 22582988 A JP22582988 A JP 22582988A JP 22582988 A JP22582988 A JP 22582988A JP H0273406 A JPH0273406 A JP H0273406A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- ram
- sub
- processing
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 12
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 14
- 244000089486 Phragmites australis subsp australis Species 0.000 abstract 1
- 235000014676 Phragmites communis Nutrition 0.000 abstract 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中規模及び大規模のプログラマブル・コントロ
ーラに関し、特に特定の入出力信号を高速処理できるよ
うにしたプログラマブル・コントローラに関する。
ーラに関し、特に特定の入出力信号を高速処理できるよ
うにしたプログラマブル・コントローラに関する。
中規模あるいは大規模のプログラマブル・コントローラ
では、２個以上のプロセッサを設けて、シーケンス・プ
ログラムの高速処理を行う。−船釣に使用されている構
成は、メインプロセッサでラダープログラム等のシーケ
ンス・プログラムを実行し、サブプロセッサで人出力信
号の読み込み、出力等の制御を行う。すなわち、サブプ
ロセッサはＩ／Ｏモジュールから、入力信号を読み込み
、共有ＲＡＭに格納し、メインプロセッサはこの入力信
号を読み取り、ラダープログラムに従って処理を行い、
その結果を共有ＲＡＭに書き込み、サブプロセッサは共
有ＲＡＭから出力信号を読み取って、Ｉ／Ｏモジュール
に書き込む。
では、２個以上のプロセッサを設けて、シーケンス・プ
ログラムの高速処理を行う。−船釣に使用されている構
成は、メインプロセッサでラダープログラム等のシーケ
ンス・プログラムを実行し、サブプロセッサで人出力信
号の読み込み、出力等の制御を行う。すなわち、サブプ
ロセッサはＩ／Ｏモジュールから、入力信号を読み込み
、共有ＲＡＭに格納し、メインプロセッサはこの入力信
号を読み取り、ラダープログラムに従って処理を行い、
その結果を共有ＲＡＭに書き込み、サブプロセッサは共
有ＲＡＭから出力信号を読み取って、Ｉ／Ｏモジュール
に書き込む。
しかし、シーケンス・プログラムが大きくなると１周期
の処理時間は数／Ｏｍ秒程度に達し、その間は入出力信
号の入出力はできない。従って、高速に処理すべき入出
力信号でも、シーケンス・プログラムの１周期より早（
は処理できない。こ）結果プログラマブル・コントロー
ラの適用範囲は極めて狭いものなってしまう。
の処理時間は数／Ｏｍ秒程度に達し、その間は入出力信
号の入出力はできない。従って、高速に処理すべき入出
力信号でも、シーケンス・プログラムの１周期より早（
は処理できない。こ）結果プログラマブル・コントロー
ラの適用範囲は極めて狭いものなってしまう。
本発明はこのような点に鑑みてなされたものであり、特
定の入出力信号を高速処理できるようにしたプログラマ
ブル・コントローラを提供することを目的とする。
定の入出力信号を高速処理できるようにしたプログラマ
ブル・コントローラを提供することを目的とする。
〔課題を解決するための手段］
本発明では上記課題を解決するために、シーケンス・プ
ログラムを高速に実行するプログラマブル・コントロー
ラにおいて、 シーケンス・プログラムを高速に演算処理するメインプ
ロセッサと、 システムプログラムの格納されたメインＲＯＭと、 シーケンス・プログラムを格納するメインＲＡＭと、 Ｉ／Ｏスキャン回路を介して、各Ｉ／Ｏモジュールから
入力信号をスキャンするサブプロセッサと、 前記サブプロセッサのスキャン処理のプログラムの格納
されたサブＲＯＭと、 人出力信号を一時格納するワーク領域として使用される
サブＲＡＭと、 前記メインプロセッサと前記サブプロセッサとの間でデ
ータを授受するための共有ＲＡＭと、前記メインプロセ
ッサと前記サブプロセ・７すとの間で緊象、処理を通知
するための制御ラインと、を有することを特徴とするプ
ログラマブル・コントローラが、 提供される。
ログラムを高速に実行するプログラマブル・コントロー
ラにおいて、 シーケンス・プログラムを高速に演算処理するメインプ
ロセッサと、 システムプログラムの格納されたメインＲＯＭと、 シーケンス・プログラムを格納するメインＲＡＭと、 Ｉ／Ｏスキャン回路を介して、各Ｉ／Ｏモジュールから
入力信号をスキャンするサブプロセッサと、 前記サブプロセッサのスキャン処理のプログラムの格納
されたサブＲＯＭと、 人出力信号を一時格納するワーク領域として使用される
サブＲＡＭと、 前記メインプロセッサと前記サブプロセッサとの間でデ
ータを授受するための共有ＲＡＭと、前記メインプロセ
ッサと前記サブプロセ・７すとの間で緊象、処理を通知
するための制御ラインと、を有することを特徴とするプ
ログラマブル・コントローラが、 提供される。
高速に処理すべき出力信号があると、共有ＲＡＭに書き
込むと同時に、メインプロセッサは制御ラインを通して
、サブプロセッサに通知する。サブプロセッサはその信
号を読み取り、Ｉ／Ｏモジュールに出力する。
込むと同時に、メインプロセッサは制御ラインを通して
、サブプロセッサに通知する。サブプロセッサはその信
号を読み取り、Ｉ／Ｏモジュールに出力する。
また、高速に処理すべき入力信号があると、サブプロセ
ンサは共有ＲＡＭにその信号を書き込むと同時にメイン
プロセッサに通知する。メインプロセッサはこの信号を
共有ＲＡＭから緊急に読み込む。
ンサは共有ＲＡＭにその信号を書き込むと同時にメイン
プロセッサに通知する。メインプロセッサはこの信号を
共有ＲＡＭから緊急に読み込む。
このように、シェイクハンド形式で高速処理の必要な入
出力信号を処理する。
出力信号を処理する。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明のプログラマブル・コントローラのブロ
ック図を示す。メインプロセッサ１にシステムプログラ
ムの格納されたメインＲＯＭ２と、シーケンス・プログ
ラムを記憶するメインＲＡＭ３がバスによって結合され
ている。また、これらのバスに共有ＲＡＭ４が接続され
ている。
ック図を示す。メインプロセッサ１にシステムプログラ
ムの格納されたメインＲＯＭ２と、シーケンス・プログ
ラムを記憶するメインＲＡＭ３がバスによって結合され
ている。また、これらのバスに共有ＲＡＭ４が接続され
ている。
サブプロセッサ５は共有ＲＡＭ４に結合されており、ま
た、メインプロセッサ１とサブプロセッサ５は制御ライ
ンＡ９と制御ラインＢＩＯとで、結合されている。この
制御ラインＡ９及び制御ラインＢＩＯは高速に処理すべ
き入出力信号の通知に使用される。
た、メインプロセッサ１とサブプロセッサ５は制御ライ
ンＡ９と制御ラインＢＩＯとで、結合されている。この
制御ラインＡ９及び制御ラインＢＩＯは高速に処理すべ
き入出力信号の通知に使用される。
サブプロセッサ５にはハスで入出力信号のスキャン処理
のためのプログラムを格納したサブＲＯＭ６と入出力信
号を格納するワーク領域としてのサブＲＡＭ７が結合さ
れており、さらにＩ／Ｏスキャン回路８が接続されてい
る。Ｉ／Ｏスキャン回路８には入出力信号を授受するた
めるＴ／Ｏモジユール１１〜１９が接続されている。
のためのプログラムを格納したサブＲＯＭ６と入出力信
号を格納するワーク領域としてのサブＲＡＭ７が結合さ
れており、さらにＩ／Ｏスキャン回路８が接続されてい
る。Ｉ／Ｏスキャン回路８には入出力信号を授受するた
めるＴ／Ｏモジユール１１〜１９が接続されている。
次に本実施例の動作について述べる。サブプロセッサ５
はＩ／Ｏスキャン回路８から、各Ｔ／Ｏモジユール１１
〜１つからの人力信号を読み取り、共有ＲＡ’Ｍ４に格
納する。
はＩ／Ｏスキャン回路８から、各Ｔ／Ｏモジユール１１
〜１つからの人力信号を読み取り、共有ＲＡ’Ｍ４に格
納する。
メインプロセッサｌはこの入力信号を共有ＲＡＭ４から
読み取り、メインＲＡＭ３に格納されたラダー形式のシ
ーケンス・プログラム、すなわちラダープログラムによ
って、処理して、出力信号を共有ＲＡＭ４に書き込む。
読み取り、メインＲＡＭ３に格納されたラダー形式のシ
ーケンス・プログラム、すなわちラダープログラムによ
って、処理して、出力信号を共有ＲＡＭ４に書き込む。
サブプロセッサ５は出力信号を共有ＲＡＭ４から読み取
り、Ｉ／Ｏスキャン回路８を経由して、各Ｔ／Ｏモジユ
ール１１〜１９に出力する。
り、Ｉ／Ｏスキャン回路８を経由して、各Ｔ／Ｏモジユ
ール１１〜１９に出力する。
しかし、メインプロセッサ１がシーケンス・プログラム
の１サイクルの処理を終了するためには数／Ｏｍ秒程度
の時間が必要であり、共有ＲＡＭ４への入出力信号の書
き込み、読み出しはこのサイクル以下にすることはでき
ない。
の１サイクルの処理を終了するためには数／Ｏｍ秒程度
の時間が必要であり、共有ＲＡＭ４への入出力信号の書
き込み、読み出しはこのサイクル以下にすることはでき
ない。
このために、高速に処理すべきパルス状の信号あるいは
、エンコーダ等のパルス信号等は次のように別の処理を
行う。
、エンコーダ等のパルス信号等は次のように別の処理を
行う。
まず高速に処理すべき信号はラダープログラムで高速処
理信号であることを定義する。
理信号であることを定義する。
サブプロセッサ５は高速処理すべき入力信号が入力され
ると、スキャン処理を一時停止し、その入力信号を共有
ＲＡＭ５に書き込み、高速入力信号があったことを制御
ラインＢＩＯを通して、メインプロセッサ１に通知する
。メインプロセッサ１はこの通知に従って、ラダープロ
グラムの処理に優先して、高速入力信号を共有ＲＡＭ４
から読み取り、必要な処理を実行する。
ると、スキャン処理を一時停止し、その入力信号を共有
ＲＡＭ５に書き込み、高速入力信号があったことを制御
ラインＢＩＯを通して、メインプロセッサ１に通知する
。メインプロセッサ１はこの通知に従って、ラダープロ
グラムの処理に優先して、高速入力信号を共有ＲＡＭ４
から読み取り、必要な処理を実行する。
メインプロセッサ１は、この処理の結果あるいは出力信
号がある場合はラダープログラムの処理より優先して、
出力信号を共有ＲＡＭ４に書き込み、同時に制御ライン
Ａ９を通して、サブプロセッサ５に通知する。サブプロ
セッサ５はこの通知を受けると、共有ＲＡＭ４が出力信
号を読み取り・優先的にその出力信号をＩ／Ｏスキャン
回路８を経由して、該当するＴ／Ｏモジユールから出力
する。
号がある場合はラダープログラムの処理より優先して、
出力信号を共有ＲＡＭ４に書き込み、同時に制御ライン
Ａ９を通して、サブプロセッサ５に通知する。サブプロ
セッサ５はこの通知を受けると、共有ＲＡＭ４が出力信
号を読み取り・優先的にその出力信号をＩ／Ｏスキャン
回路８を経由して、該当するＴ／Ｏモジユールから出力
する。
このように、高速処理すべき人出力信号をラダープログ
ラムの処理周期と無関係に優先的に処理することにより
、中規模あるいは大規模のＰＣ（プログラマブル・コン
トローラ）でも、特別の信号を高速処理することができ
る。
ラムの処理周期と無関係に優先的に処理することにより
、中規模あるいは大規模のＰＣ（プログラマブル・コン
トローラ）でも、特別の信号を高速処理することができ
る。
上記の説明ではシーケンス・プログラムはラダー形式の
もので説明したが、これ以外の高級言語等で作成された
シーケンス・プログラムでも同じように使用することが
できる。また、制御ラインＡ９及び制御ラインＢＩＯは
専用の制御ラインを使用してもよいし、プロセッサの割
り込みラインを使用してもよい。
もので説明したが、これ以外の高級言語等で作成された
シーケンス・プログラムでも同じように使用することが
できる。また、制御ラインＡ９及び制御ラインＢＩＯは
専用の制御ラインを使用してもよいし、プロセッサの割
り込みラインを使用してもよい。
〔発明の効果〕
以上説明したように本発明では、高速処理の必要な入力
信号をシーケンス・プログラムの処理とは別に優先的に
処理できるような構成としたので、中規模あるいは大規
模なプログラマブル・コントローラでも、パルス状の入
力信号等を処理することができ、応用分野も拡大される
。
信号をシーケンス・プログラムの処理とは別に優先的に
処理できるような構成としたので、中規模あるいは大規
模なプログラマブル・コントローラでも、パルス状の入
力信号等を処理することができ、応用分野も拡大される
。
第１図は本発明のプログラマブル・コントローラのブロ
ック図である。 １・−・−・・−・・・・−・・メインプロセッサ２−
・−・−・・−・・−・・メインＲＯＭ３−−−−−−
・−−一一−−−−メインＲＡＭ４−− −−一共有
ＲＡＭ ５・・・・・−・−・・−・サブプロセッサ７−・ ・−サブＲＯＭ −−−−−−サブＲＡＭ 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第 図
ック図である。 １・−・−・・−・・・・−・・メインプロセッサ２−
・−・−・・−・・−・・メインＲＯＭ３−−−−−−
・−−一一−−−−メインＲＡＭ４−− −−一共有
ＲＡＭ ５・・・・・−・−・・−・サブプロセッサ７−・ ・−サブＲＯＭ −−−−−−サブＲＡＭ 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第 図
Claims (3)
- （１）シーケンス・プログラムを高速に実行するプログ
ラマブル・コントローラにおいて、 シーケンス・プログラムを高速に演算処理するメインプ
ロセッサと、 システムプログラムの格納されたメインＲＯＭと、 シーケンス・プログラムを格納するメインＲＡＭと、 Ｉ／Ｏスキャン回路を介して、各Ｉ／Ｏモジュールから
入力信号をスキャンするサブプロセッサと、 前記サブプロセッサのスキャン処理のプログラムの格納
されたサブＲＯＭと、 入出力信号を一時格納するワーク領域として使用される
サブＲＡＭと、 前記メインプロセッサと前記サブプロセッサとの間でデ
ータを授受するための共有ＲＡＭと、前記メインプロセ
ッサと前記サブプロセッサとの間で緊急処理を通知する
ための制御ラインと、を有することを特徴とするプログ
ラマブル・コントローラ。 - （２）前記制御ラインは双方向の制御ラインであること
を特徴とする特許請求の範囲第１項記載のプログラマブ
ル・コントローラ。 - （３）前記制御ラインは割り込みラインであることを特
徴とする特許請求の範囲第１項記載のプログラマブル・
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22582988A JPH0273406A (ja) | 1988-09-08 | 1988-09-08 | プログラマブル・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22582988A JPH0273406A (ja) | 1988-09-08 | 1988-09-08 | プログラマブル・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273406A true JPH0273406A (ja) | 1990-03-13 |
Family
ID=16835459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22582988A Pending JPH0273406A (ja) | 1988-09-08 | 1988-09-08 | プログラマブル・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296105A (ja) * | 1990-04-13 | 1991-12-26 | Fuji Electric Co Ltd | プログラマブルコントローラの情報転送方法 |
-
1988
- 1988-09-08 JP JP22582988A patent/JPH0273406A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296105A (ja) * | 1990-04-13 | 1991-12-26 | Fuji Electric Co Ltd | プログラマブルコントローラの情報転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0273406A (ja) | プログラマブル・コントローラ | |
| EP0294487A1 (en) | System for controlling coprocessors | |
| EP0445288A1 (en) | Operation processing unit | |
| JPS62243008A (ja) | Ｐｍｃの信号トレ−ス制御方式 | |
| JPH01296303A (ja) | Ｐｃのデータ転送制御方式 | |
| JPH01209504A (ja) | マイクロプロセッサシステム | |
| JPH08328994A (ja) | 情報処理装置 | |
| JPH0371307A (ja) | インテリジェントｉ／ｏモジュール | |
| JPH02108150A (ja) | コンピュータの並列分散処理装置 | |
| JPS61224063A (ja) | デ−タ転送制御装置 | |
| JPS59191614A (ja) | ロボツトの制御装置 | |
| JPH02163862A (ja) | ディジタル信号処理プロセッサ | |
| JPH02222059A (ja) | マルチプロセッサシステム | |
| JPH04143846A (ja) | インターフェイス変換回路 | |
| JPS60101612A (ja) | プログラマブルコントロ−ラ | |
| JPH0262604A (ja) | 数値制御装置 | |
| JPS62212826A (ja) | マルチジヨブシステムにおける画面制御装置 | |
| JPS63155254A (ja) | 情報処理装置 | |
| JPH03144731A (ja) | データ入力制御装置 | |
| JPH02222058A (ja) | マルチプロセッサシステム | |
| JPH06103154A (ja) | 共有メモリ制御装置 | |
| JPH0535507A (ja) | 中央処理装置 | |
| JPH01199206A (ja) | 数値制御装置 | |
| JPS63285663A (ja) | コ・プロセッサ制御方式 | |
| JPS60178543A (ja) | 割込み制御方式 |