JPH0262604A - 数値制御装置 - Google Patents

数値制御装置

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Publication number
JPH0262604A
JPH0262604A JP21460488A JP21460488A JPH0262604A JP H0262604 A JPH0262604 A JP H0262604A JP 21460488 A JP21460488 A JP 21460488A JP 21460488 A JP21460488 A JP 21460488A JP H0262604 A JPH0262604 A JP H0262604A
Authority
JP
Japan
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processor
ram
servo
numerical control
control device
Prior art date
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Pending
Application number
JP21460488A
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English (en)
Inventor
Mitsuo Kurakake
鞍掛　三津雄
Jiro Kinoshita
木下　次郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
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Filing date
Publication date
Application filed by Fanuc Corp filed Critical Fanuc Corp
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Publication of JPH0262604A publication Critical patent/JPH0262604A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33167—Bus arbitration, switch computer to different memory
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/34—Director, elements to supervisory
    • G05B2219/34076—Shared, common or dual port memory, ram
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/34—Director, elements to supervisory
    • G05B2219/34205—Modular construction, plug-in module, lsi module

Landscapes

  • Numerical Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値制御装置に関し、特にデータ交換用ＲＡＭ
をＬＳＩに含めた数値制御装置に関する。
〔従来の技術〕
数値制御装置では数値制御装置全体を制御するＮＣプロ
セッサとサーボモータを制御するサーボプロセッサを有
する。
ＮＣプロセッサとサーボプロセッサとの間では、例えば
２ｍｓ程度の短い周期で、１軸当たり２０ワ一ド程度の
データを交換する必要がある。サーボプロセッサのプロ
グラムを実行するプログラム実行ＲＡＭをデータ交換用
に使用すると、サーボプロセッサが電流制御を実行して
いる時に、プログラム実行ＲＡＭがＮＣプロセッサによ
って専有されると、実行時間の厳しい電流制御処理に時
間がかかりすぎ、サーボモータの制御が不可能になる。
従って、ＮＣプロセッサとサーボプロセッサとのデータ
交換用のＲＡＭはプログラム実行ＲＡＭとは別個のサー
ボプロセッサ複数個につき１個設けている。
第２図に従来の数値制御装置の構成を示す。図において
、１はＮＣプロセッサ、２はＮＣプロセッサとサーボプ
ロセッサを結合するバスである。
バス２にはサーボモータを制御するためのプリント板５
０及び６０が接続されている。
プリント板５０とプリント板６０は同じ構成であり、プ
リント板５０について説明する。５１はデータ交換用Ｒ
ＡＭであり、ＮＣプロセッサ１とサーボプロセッサ５２
及び５３とのデータを交換するためのＲＡＭである。５
４及び５５はプログラム実行ＲＡＭ、５６及び５７はＬ
ＳＩであり、サーボモータの位置検出器からの信号を受
けたり、サーボアンプに指令を出力する機能を有する。
〔発明が解決しようとする課題〕
しかし、データ交換用ＲＡＭ５１はプリント板毎に設け
られていたが、サーボプロセッサ周辺の回路を高密度実
装しようとすると、データ交換用ＲＡＭ５１及びその周
辺回路の存在自体が部品点数上及びプリント基板に占め
る面積の点から望ましくない。
本発明はこのような点に鑑みてなされたものであり、デ
ータ交換用ＲＡＭをＬＳＩに含めた数値制御装置を提供
することを目的とする。
〔課題を解決するための手段〕
本発明では上記課題を解決するために、数値制御装置全
体を制御する第１のプロセッサとサーボモータを制御す
る第２のプロセッサを有する数値制御装置において、 前記第１のプロセッサと前記第２のプロセッサのデータ
を交換するデータ交換用ＲＡＭを周辺回路と同一のＬＳ
Ｉで構成し、前記ＬＳＩを前記第２のプロセッサ毎に設
けたことを特徴とする数値制御装置が、 提供される。
〔作用〕
データ交換用ＲＡＭをサーボプロセッサ用ＬＳ■に含め
たので、部品点数を減少させ、実装密度も上げられる。
（実施例〕 以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明の一実施例である数値制御装置のブロッ
ク図を示す。図において、■は数値制御装置全体を制御
するＮＣプロセッサ、１０．２０．３０及び４０はゲー
トアレイであり、その構成は同一であるので、ゲートア
レイ１０について説明する。
１１はデータ交換用ＲＡＭであり、ＮＣプロセッサ１と
サーボプロセッサ１３とのデータ交換用に使用される。
１４はプログラム実行ＲＡＭであり、サーボプロセッサ
１３の電流制御等のプログラムを実行するためのＲＡＭ
である。すなわち、サーボプロセッサ１３が、サーボモ
ータの電流制御のためのプログラムを処理中に、プログ
ラム実行ＲＡＭ１４がＮＣプロセッサ１に専有されない
ように、データ交換用ＲＡＭＩＩをサーボプロセッサ１
３毎に設け、かつこれをサーボプロセッサ１３の周辺回
路１２と一体のゲートアレイとしている。
ここで、周辺回路１２はサーボモータに結合された位置
検出器からの信号を受け、あるいはサーボモータを駆動
するパワーユニットにＰＷＭ指令信号を出力し、あるい
はＡＤコンバータ等に信号を出力する回路である。
サーボプロセッサ２３．３３．４３、プログラム実行Ｒ
ＡＭ２４．３４及び４４は、それぞれ、サーボプロセッ
サ１３とプログラム実行ＲＡＭＩ４と同様であるので、
その説明は省略する。
このようにデータ交換用ＲＡＭを周辺回路と一体のゲー
トアレイとして構成したので、部品点数が減少し、実装
密度も上げられる。
〔発明の効果〕
以上説明したように本発明では、データ交換用ＲＡＭを
ＬＳＩに含めたので、部品点数が減少し、実装密度が向
上する。
【図面の簡単な説明】
第１図は本発明の一実施例である数値制御装置のブロッ
ク図、 第２図は従来の数値制御装置の構成を示すブロック図で
ある。 １・・−・−・ ２・・−・−・・・ １０−一−−・−・ １１・・−−−−・・・・ １２−一−−・−・−〜− １３−・・−・−・ １　４−−−−・−・− ・・ＮＣプロセッサ ・　ノくス ・・−ゲートアレイ ・データ交換用ＲＡ、Ｍ −周辺回路 ・・・−サーボプロセッサ ・・・プログラム実行ＲＡＭ 特許出願人　ファナック株式会社 代理人　　　弁理士　　服部毅巖

Claims (2)

    【特許請求の範囲】
  1. （１）数値制御装置全体を制御する第１のプロセッサと
    サーボモータを制御する第２のプロセッサを有する数値
    制御装置において、 前記第１のプロセッサと前記第２のプロセッサのデータ
    を交換するデータ交換用ＲＡＭを周辺回路と同一のＬＳ
    Ｉで構成し、前記ＬＳＩを前記第２のプロセッサ毎に設
    けたことを特徴とする数値制御装置。
  2. （２）前記ＬＳＩはゲートアレイで構成したことを特徴
    とする特許請求の範囲第１項記載の数値制御装置。
JP21460488A 1988-08-29 1988-08-29 数値制御装置 Pending JPH0262604A (ja)

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JP21460488A JPH0262604A (ja) 1988-08-29 1988-08-29 数値制御装置

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JP21460488A JPH0262604A (ja) 1988-08-29 1988-08-29 数値制御装置

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JPH0262604A true JPH0262604A (ja) 1990-03-02

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ID=16658464

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JP21460488A Pending JPH0262604A (ja) 1988-08-29 1988-08-29 数値制御装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990013074A1 (en) * 1989-04-19 1990-11-01 Fanuc Ltd Numerical controller
US9412339B2 (en) 2011-06-27 2016-08-09 Lenovo (Beijing) Co., Ltd. Display method and display device

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Publication number Priority date Publication date Assignee Title
JPS5699506A (en) * 1979-12-27 1981-08-10 Maurer Roger Device including plural numericallyycontrolled machine tools
JPS63165907A (ja) * 1986-12-27 1988-07-09 Mitsubishi Electric Corp デジタル・サ−ボ数値制御装置

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