JPH0272630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0272630A JPH0272630A JP63222273A JP22227388A JPH0272630A JP H0272630 A JPH0272630 A JP H0272630A JP 63222273 A JP63222273 A JP 63222273A JP 22227388 A JP22227388 A JP 22227388A JP H0272630 A JPH0272630 A JP H0272630A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
選択成長させたタングステンを用いて信頼性が高く且つ
表面が平坦な配線を形成した半導体装置を製造する方法
に関し、 細く且つ厚いＷの電極・配線を容易に選択成長させるこ
とができるようにし、信頼性が高く且つ表面の平坦性が
良好な電極・配線層及び絶縁層をもつ半導体装置を提供
できるようにすることを目的とし、 絶縁膜上にシリサイド化可能な第一の被膜を形成する工
程と、次いで、該第一の被膜並びに該絶縁膜を選択的に
エツチングして配線用の溝を形成する工程と、次いで、
前記第一の被膜と同種の第二の被膜を形成する工程と、
次いで、該第二の被膜を異方性エツチングして前記溝内
の底に下地を表出させる工程と、次いで、前記第一並び
に第の被膜と反応してシリサイド化し得ると共にタング
ステンを選択成長させる際の核となり得る第三の被膜を
形成する工程と、次いで、熱処理を行って前記第一並び
に第二の被膜と第三の被膜とを反応させて前記溝内の底
に在る第三の被膜を除きシリサイド化する工程と、次い
で、前記溝内の底に在る第三の被膜を除くシリサイド膜
並びに反応しきれなかった第一乃至第三の被膜を全て除
去する工程と、次いで、前記溝内の底に在る第三の被膜
を核として政情を埋めるタングステンの配線を選択成長
させる工程とを含んでなるよう構成する。
表面が平坦な配線を形成した半導体装置を製造する方法
に関し、 細く且つ厚いＷの電極・配線を容易に選択成長させるこ
とができるようにし、信頼性が高く且つ表面の平坦性が
良好な電極・配線層及び絶縁層をもつ半導体装置を提供
できるようにすることを目的とし、 絶縁膜上にシリサイド化可能な第一の被膜を形成する工
程と、次いで、該第一の被膜並びに該絶縁膜を選択的に
エツチングして配線用の溝を形成する工程と、次いで、
前記第一の被膜と同種の第二の被膜を形成する工程と、
次いで、該第二の被膜を異方性エツチングして前記溝内
の底に下地を表出させる工程と、次いで、前記第一並び
に第の被膜と反応してシリサイド化し得ると共にタング
ステンを選択成長させる際の核となり得る第三の被膜を
形成する工程と、次いで、熱処理を行って前記第一並び
に第二の被膜と第三の被膜とを反応させて前記溝内の底
に在る第三の被膜を除きシリサイド化する工程と、次い
で、前記溝内の底に在る第三の被膜を除くシリサイド膜
並びに反応しきれなかった第一乃至第三の被膜を全て除
去する工程と、次いで、前記溝内の底に在る第三の被膜
を核として政情を埋めるタングステンの配線を選択成長
させる工程とを含んでなるよう構成する。
本発明は、選択成長させたタングステン（Ｗ）を用いて
信頼性が高く且つ表面が平坦な配線を形成した半導体装
置を製造する方法に関する。
信頼性が高く且つ表面が平坦な配線を形成した半導体装
置を製造する方法に関する。
半導体装置に於いては、高集積化が進展するにつれ、微
細な電極・配線の形成に対する要求が厳しくなっている
。この要求に応える為、現在のりソグラフィ技術及びエ
ツチング技術を適用することで微細なパターンを得るこ
とができるアルミニウム（ＡＡ’）合金電極・配線に関
する技術が提供されているが、そのような電極・配線も
、更に微細化されてくるとマイグレーションが発生し易
（なるなどで信頼性が低下してくる。
細な電極・配線の形成に対する要求が厳しくなっている
。この要求に応える為、現在のりソグラフィ技術及びエ
ツチング技術を適用することで微細なパターンを得るこ
とができるアルミニウム（ＡＡ’）合金電極・配線に関
する技術が提供されているが、そのような電極・配線も
、更に微細化されてくるとマイグレーションが発生し易
（なるなどで信頼性が低下してくる。
近年、多用されるようになったＷはＡｎに比較して熱膨
張率が小さく、しかも、原子間の結合が強力であること
から、半導体装置の電極・配線に使用した場合に高い信
頼性が得られる。然しなから、一般に、Ｗは下地の絶縁
膜に対する密着性がＡＪに劣り、そして、内部応力も高
いことから、成膜時或いは熱処理時に剥離し易い旨の問
題がある。また、電極・配線間距離が小さ（なると、そ
れ等の間を絶縁物で完全に埋めることは困難となり、電
気的絶縁分離の不良を起こし易い。
張率が小さく、しかも、原子間の結合が強力であること
から、半導体装置の電極・配線に使用した場合に高い信
頼性が得られる。然しなから、一般に、Ｗは下地の絶縁
膜に対する密着性がＡＪに劣り、そして、内部応力も高
いことから、成膜時或いは熱処理時に剥離し易い旨の問
題がある。また、電極・配線間距離が小さ（なると、そ
れ等の間を絶縁物で完全に埋めることは困難となり、電
気的絶縁分離の不良を起こし易い。
従って、信頼性が高く、且つ、平坦性良好な電極・配線
層及び絶縁層の実現が望まれる。
層及び絶縁層の実現が望まれる。
従来、絶縁膜に配線を埋め込む溝を形成し、その溝に於
ける側壁に半導体薄膜或いは金属薄膜を形成し、その後
、該溝内の側壁に於ける薄膜上にＷを選択成長さセて埋
め込むことで平坦な電極・配線層及び絶縁層を実現する
技術が提供されている（要すれば、特開昭６２−１４１
７４０号公報参照）。
ける側壁に半導体薄膜或いは金属薄膜を形成し、その後
、該溝内の側壁に於ける薄膜上にＷを選択成長さセて埋
め込むことで平坦な電極・配線層及び絶縁層を実現する
技術が提供されている（要すれば、特開昭６２−１４１
７４０号公報参照）。
前記従来の技術に於いては、電極・配線となるＷを溝内
の側面から選択成長させているので、溝の幅が狭く且つ
深い場合には、溝の上部で成長速度が大きくなって、そ
の中央から下の部分に空隙を生ずる旨の欠点がある。
の側面から選択成長させているので、溝の幅が狭く且つ
深い場合には、溝の上部で成長速度が大きくなって、そ
の中央から下の部分に空隙を生ずる旨の欠点がある。
本発明は、細く且つ厚いＷの電極・配線を容易に選択成
長させることができるようにし、信頼性が高く且つ表面
の平坦性が良好な電極・配線層及び絶縁層をもつ半導体
装置を提供できるようにする。
長させることができるようにし、信頼性が高く且つ表面
の平坦性が良好な電極・配線層及び絶縁層をもつ半導体
装置を提供できるようにする。
本発明に依る半導体装置の製造方法に於いては、絶縁膜
（例えば第二のＰＳＧ膜４）上にシリサイド化可能な第
一の被膜（例えばＴｉ膜５或いは多結晶シリコン膜９）
を形成する工程と、次いで、該第一の被膜並びに該絶縁
膜を選択的にエツチングして配線用の溝（例えば配線用
の溝４Ａ）を形成する工程と、次いで、前記第一の被膜
と同種の第二の被膜（例えばＴｉ膜６或いは多結晶シリ
コン膜１０）を形成する工程と、次いで、該第二の被膜
を異方性エツチングして前記溝内の底に下地を表出させ
る工程と、次いで、前記第一並びに第二の被膜と反応し
てシリサイド化し得ると共にタングステンを選択成長さ
せる際の核となり得る第三の被膜（例えばアモルファス
・シリコン膜７或いはＷ膜１１）を形成する工程と、次
いで、熱処理を行って前記第一並びに第二の被膜と第三
の被膜とを反応させて前記溝内の底に在る第三の被膜を
除きシリサイド化する工程と、次いで、前記溝内の底に
在る第三の被膜を除くシリサイド膜（例えばＴｉ５ｉｚ
膜６′或いはＷ Ｓ ｉ ２膜１０′）並びに反応しき
れなかった第一乃至第三の被膜を全て除去する工程と、
次いで、前記溝内の底に在る第三の被膜を核として線溝
を埋めるタングステンの配線（例えば配線８）を選択成
長させる工程とを含んでなるよう構成する。
（例えば第二のＰＳＧ膜４）上にシリサイド化可能な第
一の被膜（例えばＴｉ膜５或いは多結晶シリコン膜９）
を形成する工程と、次いで、該第一の被膜並びに該絶縁
膜を選択的にエツチングして配線用の溝（例えば配線用
の溝４Ａ）を形成する工程と、次いで、前記第一の被膜
と同種の第二の被膜（例えばＴｉ膜６或いは多結晶シリ
コン膜１０）を形成する工程と、次いで、該第二の被膜
を異方性エツチングして前記溝内の底に下地を表出させ
る工程と、次いで、前記第一並びに第二の被膜と反応し
てシリサイド化し得ると共にタングステンを選択成長さ
せる際の核となり得る第三の被膜（例えばアモルファス
・シリコン膜７或いはＷ膜１１）を形成する工程と、次
いで、熱処理を行って前記第一並びに第二の被膜と第三
の被膜とを反応させて前記溝内の底に在る第三の被膜を
除きシリサイド化する工程と、次いで、前記溝内の底に
在る第三の被膜を除くシリサイド膜（例えばＴｉ５ｉｚ
膜６′或いはＷ Ｓ ｉ ２膜１０′）並びに反応しき
れなかった第一乃至第三の被膜を全て除去する工程と、
次いで、前記溝内の底に在る第三の被膜を核として線溝
を埋めるタングステンの配線（例えば配線８）を選択成
長させる工程とを含んでなるよう構成する。
前記手段を採ることに依り、配線用の溝を埋めるＷから
なる配線は線溝の底から選択成長が開始されるので、内
部に空隙が発生する虞は殆どなく、従って、細く且つ厚
い配線を容易に形成することができる。
なる配線は線溝の底から選択成長が開始されるので、内
部に空隙が発生する虞は殆どなく、従って、細く且つ厚
い配線を容易に形成することができる。
第１図乃至第１０図は本発明一実施例を解説する為の工
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
第１図参照
！１１ 通常の技法を適用することに依り、シリコン
半導体基板１に二酸化シリコン（ＳｉＯｚ）からなる素
子間分離絶縁膜２を形成する。
半導体基板１に二酸化シリコン（ＳｉＯｚ）からなる素
子間分離絶縁膜２を形成する。
（２）化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さが例えば０．８〔μｍ〕である第一の燐
珪酸ガラス（ｐ ｈ ｏ ｓ ｐ ｈ ｏ ５ｉ１ｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）膜３を形成する。
とに依り、厚さが例えば０．８〔μｍ〕である第一の燐
珪酸ガラス（ｐ ｈ ｏ ｓ ｐ ｈ ｏ ５ｉ１ｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）膜３を形成する。
（３）通常の技法を適用することに依り、ＰＳＧ膜３に
電極コンタクト窓（図示せず）を形成する。
電極コンタクト窓（図示せず）を形成する。
（４）モノシラン（Ｓ ｉ Ｈ４）還元法を適用するこ
とに依り、前記電極コンタクト窓内にＷを選択成長させ
て埋める。
とに依り、前記電極コンタクト窓内にＷを選択成長させ
て埋める。
第２図参照
（５）バイポーラ・トランジスタ或いはＭＩＳ）ランジ
スタなどに必要とされる諸領域を形成してから、ＣＶＤ
法を適用することに依り、厚さが例えば１．２〔μｍ〕
である第二のＰＳＧ膜４を成長させる。
スタなどに必要とされる諸領域を形成してから、ＣＶＤ
法を適用することに依り、厚さが例えば１．２〔μｍ〕
である第二のＰＳＧ膜４を成長させる。
（６） スパッタリング法を適用することに依り、厚
さ例えば５００〔人〕のチタン（Ｔｉ）膜５を形成する
。
さ例えば５００〔人〕のチタン（Ｔｉ）膜５を形成する
。
第３図参照
（７） フォト・リソグラフィ技術に於けるレジスト
・プロセス及び反応性イオン・エツチング（ｒｅａｃｔ
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適
用することに依り、Ｔｉ膜５及びＰＳＧ膜４の選択的エ
ツチングを行って配線用の溝４Ａを形成する。
・プロセス及び反応性イオン・エツチング（ｒｅａｃｔ
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適
用することに依り、Ｔｉ膜５及びＰＳＧ膜４の選択的エ
ツチングを行って配線用の溝４Ａを形成する。
第４図参照
（８） スパッタリング法を適用することに依り、厚
さ例えば５００ 〔人〕のＴｉ膜６を形成する。
さ例えば５００ 〔人〕のＴｉ膜６を形成する。
第５図参照
（９） エツチング・ガスをＣＦ４とするＲＩＥ法を
適用することに依り、Ｔｉ膜６の異方性エツチングを行
い、溝４Ａ内の側壁に被着されたもの以外を除去する。
適用することに依り、Ｔｉ膜６の異方性エツチングを行
い、溝４Ａ内の側壁に被着されたもの以外を除去する。
第６図参照
αω スパッタリング法を適用することに依り、厚さが
例えば１０００ （人〕のアモルファス・シリコン膜７
を堆積する。
例えば１０００ （人〕のアモルファス・シリコン膜７
を堆積する。
第７図参照
０υ 窒素雰囲気中で温度６２０（”Ｃ）、時間６０〔
秒〕の熱処理を行ってＴｉ膜５及び６とアモルファス・
シリコン膜７とを反応させる。
秒〕の熱処理を行ってＴｉ膜５及び６とアモルファス・
シリコン膜７とを反応させる。
このようにすると、溝４Ａ内の底に在るアモルファス・
シリコン膜７のみがそのまま残り、他の部分ではチタン
・シリサイド（ＴｉＳｉ２）膜６′に変換される。
シリコン膜７のみがそのまま残り、他の部分ではチタン
・シリサイド（ＴｉＳｉ２）膜６′に変換される。
第８図参照
（ロ）温度７０（’Ｃ）のＨｚ Ｏ２／ Ｎ Ｈ４０Ｈ
水溶液中に浸漬し、Ｔｉ５ｉｚ膜６′を除去して溝４Ａ
内にはアモルファス・シリコン膜７のみを残す。
水溶液中に浸漬し、Ｔｉ５ｉｚ膜６′を除去して溝４Ａ
内にはアモルファス・シリコン膜７のみを残す。
第９図参照
α瀞 水素（Ｈ２）還元法を適用することに依り、アモ
ルファス・シリコン膜７を核とし、溝４Ａの底から厚さ
例えば１ 〔μｍ〕のＷを成長させて配￥ａ８を形成す
る。
ルファス・シリコン膜７を核とし、溝４Ａの底から厚さ
例えば１ 〔μｍ〕のＷを成長させて配￥ａ８を形成す
る。
この場合に於けるＷの成長条件は、
温度：４００（’Ｃ）
ガス：ＷＦ。
流量：１０（ｓｃｃｍ）
Ｈ２： ２ （Ｓ １ｍ）
圧カニ０．２ （Ｔｏｒｒ）
とした。
第１０図参照
αａ 窒素雰囲気中で温度９００（”Ｃ）、時間２０〔
分〕の熱処理を行ってアモルファス・シリコン膜７とＷ
からなる配線８と反応させる。
分〕の熱処理を行ってアモルファス・シリコン膜７とＷ
からなる配線８と反応させる。
このようにすると、配線８はＳｉを含有したＷからなる
配線８′に変換され、下地とのコンタクト特性が良好に
なる。
配線８′に変換され、下地とのコンタクト特性が良好に
なる。
０５） この後、周知技術を適用し、例えば、ＰＳＧ
膜の成長、コンタクト窓の開口、Ａβ配線の形成、カバ
ー膜の成長、ボンディング用窓の開口などを行って完成
させるものである。
膜の成長、コンタクト窓の開口、Ａβ配線の形成、カバ
ー膜の成長、ボンディング用窓の開口などを行って完成
させるものである。
前記実施例に於いては、？ｉ４Ａ内の側壁及び第二のＰ
ＳＧ膜４の表面に残した金属膜はＴｉ膜６及び５であっ
たが、これは、例えば、Ｗ、モリフデン（Ｍｏ）、コバ
ルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈ
ｆ）などに代替することができる。また、スパッタリン
グ法で形成したアモルファス・シリコン膜７の代わりに
ＣＶＤ法に依る多結晶シリコン膜或いはアモルファス・
シリコン膜を用いることもできる。
ＳＧ膜４の表面に残した金属膜はＴｉ膜６及び５であっ
たが、これは、例えば、Ｗ、モリフデン（Ｍｏ）、コバ
ルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈ
ｆ）などに代替することができる。また、スパッタリン
グ法で形成したアモルファス・シリコン膜７の代わりに
ＣＶＤ法に依る多結晶シリコン膜或いはアモルファス・
シリコン膜を用いることもできる。
第１１図乃至第１８図は本発明に於ける他の実施例を解
説する為の工程要所に於ける半導体装置の要部切断側面
図を表し、以下、これ等の図を参照しつつ説明する。尚
、第１図乃至第１０図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。また、
第１図及び第２図に関して説明した工程（１）乃至（５
）迄は本実施例に於いても変わりないので、その次の段
階から説明する。
説する為の工程要所に於ける半導体装置の要部切断側面
図を表し、以下、これ等の図を参照しつつ説明する。尚
、第１図乃至第１０図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。また、
第１図及び第２図に関して説明した工程（１）乃至（５
）迄は本実施例に於いても変わりないので、その次の段
階から説明する。
第１１図参照
（１１ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕の多結晶シリコン膜９を形成する。
００ （人〕の多結晶シリコン膜９を形成する。
第１２図参照
（２） フォト・リソグラフィ技術に於けるレジスト
・プロセス並びにＲＩＥ法を適用することに依り、多結
晶シリコン膜９及びＰＳＧ膜４の選択的エツチングを行
って配線用の溝４Ａを形成する。
・プロセス並びにＲＩＥ法を適用することに依り、多結
晶シリコン膜９及びＰＳＧ膜４の選択的エツチングを行
って配線用の溝４Ａを形成する。
第１３図参照
（３１ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕の多結晶シリコン膜１０を形成する。
００ （人〕の多結晶シリコン膜１０を形成する。
第１４図参照
（４） エツチング・ガスをＣＦ４＋０２とするＲＩ
Ｅ法を適用することに依り、多結晶シリコン膜ＩＯの異
方性エツチングを行い、溝４Ａ内の側壁に被着されたち
の以外を除去する。
Ｅ法を適用することに依り、多結晶シリコン膜ＩＯの異
方性エツチングを行い、溝４Ａ内の側壁に被着されたち
の以外を除去する。
第１５図参照
（５） スパッタリング法を適用することに依り、厚
さが例えば１０００ （人〕のＷ膜１１を堆積する。
さが例えば１０００ （人〕のＷ膜１１を堆積する。
第１６図参照
（６）窒素雰囲気中で温度８００（”Ｃ）、時間６０〔
秒〕の熱処理を行って多結晶シリコン膜９及び１０とＷ
膜１１とを反応させる。
秒〕の熱処理を行って多結晶シリコン膜９及び１０とＷ
膜１１とを反応させる。
このようにすると、ａ４Ａ内の底に在るＷ膜１１のみが
そのまま残り、他の部分ではタングステン・シリサイド
（ＷＳｉｚ＞膜１０′に変換される。
そのまま残り、他の部分ではタングステン・シリサイド
（ＷＳｉｚ＞膜１０′に変換される。
第１７図参照
（７）エツチング・ガスをＳＦ６とする等方性のプラズ
マ・エツチング法を適用することに依り、ＷＳｉ２膜１
０′を除去して溝４Ａ内にはＷ膜１１のみを残す。
マ・エツチング法を適用することに依り、ＷＳｉ２膜１
０′を除去して溝４Ａ内にはＷ膜１１のみを残す。
この工程では、Ｗ膜１１も僅かにエツチングされるが、
Ｗに対して選択比が大きい条件でＷＳｉ２を除去すれば
問題はない。
Ｗに対して選択比が大きい条件でＷＳｉ２を除去すれば
問題はない。
ここで、エツチング条件を例示すると、ＳＦ６の流量：
２５Ｃｓｃｃｍ） 圧カニ０．２ （Ｔｏｒｒ） 高周波パワー密度： ０． ４ （Ｗ／ｃｍ２）である
。
２５Ｃｓｃｃｍ） 圧カニ０．２ （Ｔｏｒｒ） 高周波パワー密度： ０． ４ （Ｗ／ｃｍ２）である
。
第１８図参照
（８）温度９００〔℃〕、時間１０ 〔分〕の熱処理を
行った後、Ｈ２還元法を適用することに依り、Ｗ膜１１
を核とし、溝４Ａの底から厚さ例えば１ 〔μｍ〕のＷ
を成長させて配線８を形成する。
行った後、Ｈ２還元法を適用することに依り、Ｗ膜１１
を核とし、溝４Ａの底から厚さ例えば１ 〔μｍ〕のＷ
を成長させて配線８を形成する。
この場合に於けるＷの成長条件は、
温度：４００（℃）
ガス：ＷＦ６
流量：ｌＯ（ｓｃｃｍ）
Ｈ２：２（ｓｌｍ）
圧カニ０．２ （Ｔｏｒｒ）
とした。
（９） この後、周知技術を適用し、例えば、ＰＳＧ
膜の成長、コンタクト窓の開口、Ａ１配線の形成、カバ
ー膜の成長、ポンディング用窓の開口などを行って完成
させるものである。
膜の成長、コンタクト窓の開口、Ａ１配線の形成、カバ
ー膜の成長、ポンディング用窓の開口などを行って完成
させるものである。
本発明に依る半導体装置の製造方法に於いては、絶縁膜
に形成した配線用の溝の底にＷを選択成長させる際の核
となる被膜を形成し、その後、該配線用の溝を埋めるよ
うにＷからなる配線を形成するようにしている。
に形成した配線用の溝の底にＷを選択成長させる際の核
となる被膜を形成し、その後、該配線用の溝を埋めるよ
うにＷからなる配線を形成するようにしている。
前記構成を採ることに依り、配線用の溝を埋めるＷから
なる配線は線溝の底から選択成長が開始され、従って、
内部に空隙が発生する虞は殆どなく、従って、細く且つ
厚い配線を容易に形成することができる。また、配線用
の溝内にＷからなる配線を選択成長させているので、ウ
ェハ全面に成長させる場合に比較すると配線に加わる外
力は小さいから剥離し難い。更にまた、ＷはＡβに比較
し、熱膨張率が小さく、原子間の結合が強い為、半導体
装置の配線に使用した場合、高い信頼性が得られる。
なる配線は線溝の底から選択成長が開始され、従って、
内部に空隙が発生する虞は殆どなく、従って、細く且つ
厚い配線を容易に形成することができる。また、配線用
の溝内にＷからなる配線を選択成長させているので、ウ
ェハ全面に成長させる場合に比較すると配線に加わる外
力は小さいから剥離し難い。更にまた、ＷはＡβに比較
し、熱膨張率が小さく、原子間の結合が強い為、半導体
装置の配線に使用した場合、高い信頼性が得られる。
このようなことから、本発明を実施して得られる半導体
装置は、その配線層も絶縁層も平坦であって、高集積化
した場合の信頼性は非常に高いものとなる。
装置は、その配線層も絶縁層も平坦であって、高集積化
した場合の信頼性は非常に高いものとなる。
第１図乃至第１０図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図、第１１図
乃至第１８図は本発明の他の実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図をそれぞれ表
している。 図に於いて、１はシリコン半導体基板、２は素子間分離
絶縁膜、３は第一のＰＳＧＪＩＩ、４は第二のＰＳＧ膜
、４Ａは配線用の溝、５は−Ｔｉ膜、６はＴｉ膜、７は
アモルファス・シリコン膜、８はＷからなる配線をそれ
ぞれ示している。
程要所に於ける半導体装置の要部切断側面図、第１１図
乃至第１８図は本発明の他の実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図をそれぞれ表
している。 図に於いて、１はシリコン半導体基板、２は素子間分離
絶縁膜、３は第一のＰＳＧＪＩＩ、４は第二のＰＳＧ膜
、４Ａは配線用の溝、５は−Ｔｉ膜、６はＴｉ膜、７は
アモルファス・シリコン膜、８はＷからなる配線をそれ
ぞれ示している。
Claims (1)
- 【特許請求の範囲】 絶縁膜に配線用の溝を形成する工程と、 次いで、該溝の底部にタングステンを選択成長させる際
の核となり得る被膜を形成する工程と、 次いで、前記溝の底部にある被膜を核として該溝を埋め
るようにタングステンを選択成長させて配線を形成する
工程と を含んでなることを特徴とする半導体装置の製造方法。 絶縁膜上にシリサイド化可能な第一の被膜を形成する工
程と、 次いで、該第一の被膜並びに該絶縁膜を選択的にエッチ
ングして配線用の溝を形成する工程と、 次いで、前記第一の被膜と同種の第二の被膜を形成する
工程と、 次いで、該第二の被膜を異方性エッチングして前記溝内
の底に下地を表出させる工程と、次いで、前記第一並び
に第二の被膜と反応してシリサイド化し得ると共にタン
グステンを選択成長させる際の核となり得る第三の被膜
を形成する工程と、 次いで、熱処理を行って前記第一並びに第二の被膜と第
三の被膜とを反応させて前記溝内の底に在る第三の被膜
を除きシリサイド化する工程と、 次いで、前記溝内の底に在る第三の被膜を除くシリサイ
ド膜並びに反応しきれなかった第一乃至第三の被膜を全
て除去する工程と、 次いで、前記溝内の底に在る第三の被膜を核として該溝
を埋めるタングステンの配線を選択成長させる工程と を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222273A JPH0738391B2 (ja) | 1988-09-07 | 1988-09-07 | 半導体装置の製造方法 |
| US07/401,690 US4983543A (en) | 1988-09-07 | 1989-09-01 | Method of manufacturing a semiconductor integrated circuit having an interconnection wire embedded in a protective layer covering the semiconductor integrated circuit |
| DE68928873T DE68928873T2 (de) | 1988-09-07 | 1989-09-06 | Herstellungsverfahren für eine integrierte Halbleiterschaltung mit einem Verbundungsleiter, der in einer Schutzschicht auf der integriertere Halbleiterschaltung eingebettet ist |
| DE68928748T DE68928748T2 (de) | 1988-09-07 | 1989-09-06 | Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem in einer Schutzschicht integrierten Verbindungsleiter |
| EP95105869A EP0665589B1 (en) | 1988-09-07 | 1989-09-06 | Method of manufacturing a semiconductor integrated circuit having an interconnection wire embedded in a protective layer covering the semiconductor integrated circuit |
| EP89116458A EP0359109B1 (en) | 1988-09-07 | 1989-09-06 | Method of manufacturing a semiconductor integrated circuit having an interconnection wire embedded in a protective layer covering the semiconductor integrated circuit |
| KR1019890012954A KR920006573B1 (ko) | 1988-09-07 | 1989-09-07 | 보호층내에 배선을 매설한 반도체 직접회로의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222273A JPH0738391B2 (ja) | 1988-09-07 | 1988-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272630A true JPH0272630A (ja) | 1990-03-12 |
| JPH0738391B2 JPH0738391B2 (ja) | 1995-04-26 |
Family
ID=16779794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222273A Expired - Lifetime JPH0738391B2 (ja) | 1988-09-07 | 1988-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738391B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661591A2 (en) | 1993-12-29 | 1995-07-05 | Eastman Kodak Company | Photographic elements containing loaded ultraviolet absorbing polymer latex |
| EP0695968A2 (en) | 1994-08-01 | 1996-02-07 | Eastman Kodak Company | Viscosity reduction in a photographic melt |
| KR100387257B1 (ko) * | 1999-12-28 | 2003-06-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137344A (ja) * | 1984-12-07 | 1986-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62230035A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 半導体装置の製造方法 |
| JPS63117447A (ja) * | 1986-11-06 | 1988-05-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPH01253241A (ja) * | 1988-03-31 | 1989-10-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-07 JP JP63222273A patent/JPH0738391B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137344A (ja) * | 1984-12-07 | 1986-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62230035A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 半導体装置の製造方法 |
| JPS63117447A (ja) * | 1986-11-06 | 1988-05-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPH01253241A (ja) * | 1988-03-31 | 1989-10-09 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661591A2 (en) | 1993-12-29 | 1995-07-05 | Eastman Kodak Company | Photographic elements containing loaded ultraviolet absorbing polymer latex |
| EP0695968A2 (en) | 1994-08-01 | 1996-02-07 | Eastman Kodak Company | Viscosity reduction in a photographic melt |
| KR100387257B1 (ko) * | 1999-12-28 | 2003-06-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738391B2 (ja) | 1995-04-26 |
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