JPH027175B2 - - Google Patents

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JPH027175B2
JPH027175B2 JP58161207A JP16120783A JPH027175B2 JP H027175 B2 JPH027175 B2 JP H027175B2 JP 58161207 A JP58161207 A JP 58161207A JP 16120783 A JP16120783 A JP 16120783A JP H027175 B2 JPH027175 B2 JP H027175B2
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metal electrode
forming
metal
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JP58161207A
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JPS5972133A (ja
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Heruberuku Herumuuto
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Siemens AG
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Siemens AG
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子、特にサイリスタのよう
な電力用半導体素子の形成に適用されるものであ
つて、異なる感光特性を持つた例えばネガ形、ポ
ジ形のようなフオトレジストによる光蝕刻法を用
いて部位によつて段差のある金属電極膜を形成す
る半導体素子基板の金属電極膜形成方法に関す
る。
〔従来の技術〕
電力用半導体素子は高い電流負荷を高効率とす
るために、その半導体素子基板が両外側から金属
電極体と加圧接触される構成とされなければなら
ない。このため、特にターンオフ可能なサイリス
タの場合あるいはその基板上のエミツタ領域がフ
インガー構造の場合には、エミツタ金属電極膜は
ベース金属電極膜（例えば5μｍ）より大きい厚
さ（例えば20μｍ）として短絡しない構成としな
ければならない。
そのような部位によつて段差のある金属電極膜
を、基板を溝状にエツチングした後、単一金属電
極膜を付着して形成するか、あるいはモリブデン
または銀からなる円板を電極面の上に載せて段差
をつけることによつて作成することは公知であ
る。他の可能性は段差を付けるための二つのエツ
チング工程を連続して実施するか、あるいは両金
属電極膜の一つをさらに厚くして段差を設けるこ
とにある。しかしながら、これらの方法は比較的
費用がかかりまた正確でない。
サイリスタの補助エミツタおよびエミツタ電極
形成のための最初に挙げた種類の方法は、ドイツ
特許第2431506号から知ることができる。この方
法においては、サイリスタの半導体素子基板をエ
ミツタ電極として必要とされる厚さの金属層で覆
い、それから第一のフオトマスク法によりその形
がエミツタ電極の形および制御電極の形に対応す
る第一の感光ワニスからなる第一のパターンを設
け、第二のフオトマスク法によつて補助エミツタ
電極の形に対応し、その溶剤が第一の感光ワニス
を溶かさない他の種類の感光ワニスからなるパタ
ーンを設ける。つづいて第一のエツチングにより
マスクされない領域の金属層をエツチングして除
き、第二のパターンをはがし、第二のエツチング
により補正エミツタ電極を所望の厚さに減らす。
金属層としてアルミニウムが、第一のワニス層と
してネガ形フオトレジストが、第二のワニス層と
してポジ形フオトレジストが用いられる。
〔発明が解決しようとする課題〕 西ドイツ国特許第2431506号から公知の方法は、
二つの異なるフオトレジストを用いて作業し、フ
オトレジストを平らな層の上にだけ用いる。従つ
て20μｍの厚さの金属層の場合でも、フオトレジ
ストによる金属層のエツジ被覆の問題が生じない
大きな利益を持つ作業方式を述べている。しかし
この場合は５ないし15μｍの厚さのアルミニウム
層を大きな面積（直径50ないし100mm）にわたつ
て一様にエツチングすることが困難という問題が
ある。
本発明の目的は、この困難を除去し、半導体素
子基板上の金属電極膜の厚さに関して所定の部位
によつて段差を一様にかつ正確に形成することを
可能にする方法を提供することにある。特にエミ
ツタ金属電極膜がベース金属電極膜より大きな厚
さを持つ加圧接触形サイリスタの製造の際に、ベ
ース金属電極膜が全基板にわたつて一様に正確に
再現できる厚さを有することを可能とするもので
ある。
〔課題を解決するための手段〕
この目的は、少なくとも三層を有し、そのうち
一つの中間層が所定のエツチング液に対して最上
層と最下層とは異なる被エツチング特性を有する
半導体素子基板上の金属多層膜に対して、ネガ形
とポジ形の２種類のフオトレジストをそれぞれ異
なる部位に用いてそれぞれ選択エツチングするこ
とを含む金属電極膜形成方法において、 (a) その基板上に同一の最上層と最下層金属を備
えた金属多層膜を形成し、 (b) 基板上の前記異なる部位であるエミツタとベ
ース領域に対し、エミツタ領域上の金属電極膜
形成用のマスクとしてネガ形フオトレジスト
を、ベース領域上の金属電極膜形成用マスクと
してはポジ形フオトレジストをそれぞれ被覆し
た後、 (c) 被覆されていない部位の金属多層膜につい
て、その最上層を腐食するが中間層金属は腐食
しないエツチング液とその逆の関係を有するエ
ツチングとにより、順次その最上層と中間層の
金属をエツチング除去し、さらにポジ形フオト
レジストを除去してから残された最下層を中間
層金属と半導体基板とが耐えるエツチング液に
より除去し、 (d) 次にネガ形フオトレジストを除去することを
含む半導体素子基板の金属電極膜形成方法とす
ることにより達成される。
〔実施例〕
以下第１ないし第７図に関して一実施例を引用
し本発明を詳細に説明する。図は２段金属電極膜
形成のための連続する工程のそれぞれを示す。同
じ部分に対しては同じ符号を用いている。
第１図において符号１で示した基板は、ここで
は詳細に触れないでおくが、例えばサイリスタ構
造を含むシリコン基板である。基板１の上にまず
アルミニウム層２を、例えば8μｍの層厚さに蒸
着し、その上に4μｍの厚さの銀層３を、そして
この上に再び8μｍの厚さのアルニウム層４を設
ける。
その上に、第２図に示すように、まずネガ形フ
オトレジスト膜のパターン５を、それについて同
じ平面上にポジ形フオトレジスト膜のパターン６
を生成する。
それから、第３図から分かるように、銀層３を
腐食しないエツチング液により最上の8μｍのア
ルミニウム層４のうち、フオトレジスト５および
６で覆われない領域をエツチングして除去する。
エツチング液としては希塩酸あるいは熱りん酸が
望ましい。
つづいてフオトレジスト５および６により覆わ
れない部位の銀層３を、例えば硝酸のようなアル
ミニウムを溶かさないエツチング液により除去す
ると、その結果第４図に示された配置が生ずる。
第５図はポジ形レジスト膜パターン６をはがし
た後の配置を示す。
シリコン基板１および銀層３へのエツチングの
ない条件のもとで、今度は第二回目の塩酸あるい
はりん酸エツチングを実施し、ネガ形フオトレジ
スト５および銀層４で覆われない最下層のアルミ
ニウム層２のみをエツチングし去る（第６図参
照）。
つづいて、第７図から分かるようにネガ形フオ
トレジスト５を除去する。
さらに金属層は、付加の工程においてなお不活
性ふん囲気中で400〜500℃で焼結することが望ま
しい。
この方法は、エミツタおよびベース電極膜の充
分な加圧接触が必要なすべての半導体素子、すな
わちトランジスタにも適用可能である。
〔発明の効果〕
本発明は金属電極層を少なくとも三つの層から
構成し、その場合少なくとも一つの中間層は最上
層および最下層とは異なる被エツチング特性をも
つような金属の組み合わせとし、ポジ形、ネガ形
のフオトレジストを使用した光蝕刻法により中間
層の露出面と最上層により覆われた面との双方の
厚さが異なるようにされた段差付き金属電極膜を
形成するものである。これによつて大きな段差を
もつ２段メタライズ層が少ない費用で基板全面に
わたつて一様に再現性よく形成できるのでその効
果は極めて大きい。
【図面の簡単な説明】
第１図ないし第７図はそれぞれ本発明の一実施
例の工程を順次示す断面図である。 １……半導体基板、２，４……アルミニウム
層、３……銀層、５……ネガ形フオトレジスト、
６……ポジ形フオトレジスト。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも三層を有し、そのうち一つの中間
    層が所定のエツチング液に対して最上層と最下層
    とは異なる被エツチング特性を有する半導体素子
    基板上の金属多層膜に対して、ネガ形とポジ形の
    ２類種のフオトレジストをそれぞれ異なる部位に
    用いてそれぞれ選択エツチングすることを含む金
    属電極膜形成方法において、 (a) その基板上に同一の最上層と最下層金属を備
    えた金属多層膜を形成し、 (b) 基板上の前記異なる部位であるエミツタとベ
    ース領域に対し、エミツタ領域上の金属電極膜
    形成用のマスクとしてネガ形フオトレジスト
    を、ベース領域上の金属電極膜形成用マスクと
    してはポジ形フオトレジストをそれぞれ被覆し
    た後、 (c) 被覆されていない部位の金属多層膜につい
    て、その最上層を腐食するが中間層金属は腐食
    しないエツチング液とその逆の関係を有するエ
    ツチングとにより、順次その最上層と中間層の
    金属をエツチング除去し、さらにポジ形フオト
    レジストを除去してから残された最下層を中間
    層金属と半導体基板とが耐えるエツチング液に
    より除去し、 (d) 次にネガ形フオトレジストを除去することを
    含む半導体素子基板の金属電極膜形成方法。 ２ 特許請求の範囲第１項に記載の半導体素子基
    板の金属電極膜形成方法において、前記金属電極
    膜が基板側からそれぞれアルミニウム／銀／アル
    ミニウムの三層構成とされていることを特徴とす
    る半導体素子基板の金属電極膜形成方法。 ３ 特許請求の範囲第２項に記載の半導体素子基
    板の金属電極膜形成方法において、最上層と最下
    層のアルミニウムのエツチング液として希塩酸あ
    るいは熱りん酸のいずれかを用いることを特徴と
    する半導体素子基板の金属電極膜形成方法。 ４ 特許請求の範囲第２項または第３項に記載の
    半導体素子基板の金属電極膜形成方法において、
    銀層のエツチング液として硝酸を用いることを特
    徴とする半導体素子基板の金属電極膜形成方法。
JP58161207A 1982-09-03 1983-09-01 半導体素子基板の金属電極膜形成方法 Granted JPS5972133A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3232837.0 1982-09-03
DE19823232837 DE3232837A1 (de) 1982-09-03 1982-09-03 Verfahren zum herstellen einer 2-ebenen-metallisierung fuer halbleiterbauelemente, insbesondere fuer leistungshalbleiterbauelemente wie thyristoren

Publications (2)

Publication Number Publication Date
JPS5972133A JPS5972133A (ja) 1984-04-24
JPH027175B2 true JPH027175B2 (ja) 1990-02-15

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ID=6172428

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JP58161207A Granted JPS5972133A (ja) 1982-09-03 1983-09-01 半導体素子基板の金属電極膜形成方法

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US (1) US4495026A (ja)
EP (1) EP0105189B1 (ja)
JP (1) JPS5972133A (ja)
DE (2) DE3232837A1 (ja)

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