JPH0249021B2 - - Google Patents

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JPH0249021B2
JPH0249021B2 JP58031272A JP3127283A JPH0249021B2 JP H0249021 B2 JPH0249021 B2 JP H0249021B2 JP 58031272 A JP58031272 A JP 58031272A JP 3127283 A JP3127283 A JP 3127283A JP H0249021 B2 JPH0249021 B2 JP H0249021B2
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JP
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semiconductor device
layer
cobalt
plating
ceramic
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JP58031272A
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Hiroaki Oohigata
Kunihiko Imai
Masayuki Haruhara
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Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Priority to GB08404449A priority patent/GB2137809B/en
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Priority to US06/864,733 priority patent/US4675243A/en
Publication of JPH0249021B2 publication Critical patent/JPH0249021B2/ja
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Description

【発明の詳細な説明】
本発明は端子部に被着されるはんだ合金層の下
地としてコバルト層を被着することによつて、金
めつき等を施さずとも良好なはんだ付け性が得ら
れる半導体装置用セラミツクパツケージに関す
る。 半導体装置は、該パツケージの端子部をはんだ
付けによりプリント基板等に接合して用いられる
が、その際の良好なはんだ付け性が要求される。
この場合、半導体装置用パツケージが半導体素子
の搭載、低融点ガラスによる熱封止などの加熱工
程を経ることから、端子部上のはんだ合金層（予
備はんだ）はこれらの加熱工程の終了後に被着し
て最終製品とすることが行われている。その際の
端子部上に被着されたはんだ合金層は、はんだ付
け性が良好で耐久性、信頼性に優れ、かつ商品的
価値の高いものが要求されるものである。 従来このようなパツケージは、素子付部や端子
部等に下地としてニツケルめつきを被着し、さら
にその上に金めつきを被着しており、その後のア
ツセンブリ工程において素子付け、ワイヤボンデ
イングおよび熱封止を行い、また端子部には必要
なはんだ合金層を形成していた。 このようにはんだ合金層の直接の下地として金
めつきを所定厚さに形成するときははんだ濡れ
性、接合強度等のはんだ付け性が特に問題になる
ことはない。 ところがコスト低減化のため、上述の金めつき
は素子の固定のため必要な素子付部等のみに部分
めつきし、端子部には金めつきを省略してニツケ
ルめつき上に直接はんだ合金層を被着することが
試みられている。 しかしながら、特にコスト低減化のためセラミ
ツクキヤツプを低融点ガラスを用いて気密封止す
るタイプのパツケージにおいては、上記セラミツ
クキヤツプは450℃〜480℃の高温によつて融解す
る低融点ガラスを用いて酸化雰囲気中で熱封止さ
れるため、上記の封止条件がニツケルめつきに過
酷となり、ニツケルめつき上に極めて強固な酸化
膜が形成され、この封止条件下で形成された酸化
膜は通常のフラツクス処理程度では全く除去でき
ず、酸化膜に対するはんだ濡れ性が極めて悪いこ
とからそのまま実用に供することは極めて困難で
ある。 なお、半導体装置用パツケージは、キヤツプ封
止工程のみならず、素子付工程、ワイヤボンデイ
ング工程の高温工程を経る。その際にも上記の問
題点が生じる。また素子付工程においては、素子
付部に高温が加わることから、下地のニツケルが
金層中に拡散し、素子付け性を阻害する問題点も
ある。 低融点ガラス封止型半導体装置用パツケージの
実例についてさらに詳述すると、例えば第１図に
示すピングリツドアレイタイプのもので、端子部
１７に金めつきを省略する場合、メタライズ層１
０上に被着されたニツケルめつき層１２上に直接
リードピン１４が銀ろう１６によつてろう付けさ
れることとなる。この状態で端子部１７の表面、
素子付部等にニツケルめつき層１５が被着され、
次いで素子付部等の必要部分に金めつきが被着さ
れる。その後半導体素子が素子付部に固定され、
必要なワイヤボンデイング工程が施されてのちセ
ラミツクキヤツプが低融点ガラスによつて540℃
〜480℃の高温条件下で熱封止される。この450℃
〜480℃の熱履歴を経る際に端子部１７のニツケ
ルめつき層１５表面に前記した強固な酸化膜が形
成されてしまう。このため後工程のはんだ付けの
際ははんだ合金がはじかれ、ニツケルめつき層１
５表面上にはんだ合金を良好に被着させることが
できない。 なお上記の強固な酸化膜を除去するために、低
融点ガラスにより熱封止されたパツケージを強酸
中に浸漬する方法も試みられてはいるが、強酸に
よつて特に封止部の低融点ガラスが侵蝕され、耐
久性、信頼性、外観などを大きく損う難点があ
る。 また、リードピン１４をろう付けした端子部１
７全体にニツケルめつき層１５を被着せず、はん
だ合金層を直接端子部１７に被着させることも試
みられているが、メタライズ層１０上に被着した
ニツケルめつき層１２のニツケルがろう付け時に
銀ろう１６中および銀ろう１６表面に拡散し、前
記同様にニツケルの酸化物が形成されるため、ろ
う付け部分にはんだ合金を良好に被着させること
ができない難点がある。これらの難点は、ピング
リツドアレイタイプをはじめセラミツクベースに
端子をろう付けする構造のものには同様に認めら
れる。 また半導体装置用パツケージとしては、第２図
に示すリードレスタイプの低融点ガラス封止型チ
ツプキヤリアがある。このチツプキヤリア１８は
周壁に凹溝２０が形成されるとともに、裏面にこ
の凹溝に接続されたはんだ付けパターン（図示せ
ず）が形成されて端子部となるが、この凹溝２０
内にはんだ合金が肉盛りされてプリント基板等と
接合される。上記チツプキヤリア１８を形成する
には、多数個取りとすべく、所要大きさのセラミ
ツク板体に線状の割り溝が格子状に刻設され、さ
らに割り溝に沿つて割つた際に上記凹溝となる円
孔が割り溝上に穿設されたチツプキヤリア基板の
まま、その素子付部や円孔内壁面等に形成された
メタライズ層上に、まずニツケルめつきが、次い
で金めつきが被着される。しかるのちに割り溝に
沿つてチヨコ割り状に割られてチツプキヤリア単
体とされる。そしてこのチツプキヤリアには素子
固定、ワイヤボンデイングされたのちセラミツク
キヤツプが低融点ガラスによつて450℃〜480℃の
高温条件下で熱封止される。 このようにチツプキヤリア１８においてはチツ
プキヤリア基板のまま別段マスキングを施すこと
なくめつき処理がなされるから、円孔内壁にまで
金めつきが被着されることとなるが、細くて深い
円孔内のめつきのつき回りは悪く、そのめつき厚
は素子付部等に比べて極めて薄いものとなる。こ
のためセラミツクキヤツプを熱封止する際の450
℃〜480℃の高温条件下において、下地のニツケ
ルめつきが金めつき中に拡散しさらに金めつき表
面に露出し、前述同様に強固なニツケルの酸化物
が形成されるため、端子部にはんだ合金を良好に
被着させることができないためはんだ付け性が極
めて悪い。従つて素子付部には必要以上に金めつ
きを厚くつけ、端子部のはんだ付け性を確保して
いるが、ワイヤボンデイング特性等が不安定であ
るとともにコストアツプとなる。 このように高温工程を径る半導体装置用セラミ
ツクパツケージであつて、コスト低減化のため素
子付部にのみ金めつきを被着した端子部にニツケ
ルめつきを被着するもの、あるいは上述のチツプ
キヤリアのごとくニツケルめつき上に金めつきを
被着するものであつてもその金めつきのめつき厚
が薄いものにあつては、セラミツクキヤツプの熱
封止の際等の過酷な温度条件によつてニツケルめ
つき上あるいは金めつき中に拡散し、さらには金
めつき表面に露出したニツケルに極めて強固な酸
化物が形成され、この酸化物の除去が難しく、か
つ酸化物に対するはんだ濡れ性が極めて悪いこと
からはんだ付け性が阻害されるという難点があ
り、さらには前記したように素子付け性にも問題
があることから、この種のパツケージはほとんど
実用化されていないというのが実情である。 本発明は上記問題点を解消すべくなされ、その
目的とするところは、はんだ付け性、素子付け性
が極めて良好で耐久性、信頼性に優れ、商品的価
値が高く、また歩留りよく製造できる半導体装置
用セラミツクパツケージを提供するにある。 上記目的による本発明では、素子付工程、ワイ
ヤボンデイング工程、キヤツプ封止工程等の高温
工程を経て半導体装置に組立てられる半導体装置
用セラミツクパツケージにおいて、セラミツクベ
ースに形成されたメタライズ配線パターン上の少
なくとも素子付部および端子部となる部位にコバ
ルト層が被覆形成され、このコバルト層の、少な
くとも前記素子付部のコバルト層上に金属が形成
されていることを特徴とする。 また、素子付工程、ワイヤボンデイング工程、
キヤツプ封止工程等の高温工程を経て半導体装置
に組立てられる半導体装置用セラミツクパツケー
ジにおいて、セラミツクベースに形成されたメタ
ライズ配線パターン上の少なくとも素子付部およ
び外部接続リードの接合部となる部位にコバルト
層が形成されており、前記素子付部のコバルト層
上に金属が形成され、前記接合部のコバルト層上
には前記外部接続リードがろう材を介して固定さ
れ、さらにこの外部接続リードおよびろう材表面
上にコバルト層が形成されていることを特徴とす
る。 本発明は端子部にはんだ合金層を被着する場合
の下地および素子付部の金層の下地として従来の
ニツケルめつきに替えてコバルトめつきを被着す
るものである。コバルトは銀ろう中又は金めつき
中に拡散しにくいうえセラミツクキヤツプを熱封
止する際の高温条件下で形成される酸化物もはん
だ付けの際のフラツクス処理によつて容易に除去
されるものであり、コバルトがはんだ合金および
金層の下地として極めて有効なることが判明した
ものである。 第３図にピングリツドアレイタイプの半導体装
置用パツケージに実施した例を示す。図において
２２はセラミツクベース、２４は端子部に対応し
て設けたタングステンメタライズ層である。素子
付部等のタングステンメタライズ層上とともに該
タングステンメタライズ層２４上にコバルトめつ
き層２６を被着する。コバルトのめつき厚は特に
限定されるものではないが0.5μｍ〜3.0μｍで充分
である。 次に銀ろう２８を用いてリードピン３０をろう
付けにより固定し、端子部３３、素子付部等にコ
バルトめつき３１を１〜5μｍ程度被着し、次い
で端子部を除いた素子付部等に必要な金めつきを
被着する。後は通常のごとく半導体素子を固定
し、ワイヤボンデイングを施し、低融点ガラスを
用いてセラミツクキヤツプを熱封止する。次いで
端子部３３表面上にフラツクス処理を施しての
ち、錫および鉛を主成分とするはんだ合金３２を
デイツピング等によつて被着するものである。な
お、リードピン３０をろう付けした後に再度コバ
ルトめつき３１を被着しなくても端子部のはんだ
付け性は良好である。 なお、リードピン３０のような外部接続リード
を有する半導体装置は、ピングリツドアレイのタ
イプのものに限られないことはもちろんである。 前記したチツプキヤリアの場合も、タングステ
ンメタライズ層上にまずコバルトめつきを、次い
で金めつきを施し、素子付け、ワイヤボンデイン
グ、セラミツクキヤツプの熱封止の後、端子部に
フラツクス処理を施し、次いではんだ合金を肉盛
りすることによつてプリント基板等に接合され
る。 以下にセラミツクキヤツプを低融点ガラスを用
いて熱封止する温度条件を想定した加速試験を行
つた際のはんだ濡れ性の結果を示す。 実施例 20ピンチツプキヤリアタイプパツケージ 下地コバルトめつき約3.0μｍ、金めつき約2.0μ
ｍ（めつき厚ははんだ付け用パターン部） 比較例 20ピンチツプキヤリアタイプパツケージ 下地ニツケルめつき約3.0μｍ、金めつき約2.0μ
ｍ（めつき厚ははんだ付け用パターン部） (1) 加熱時間とはんだ濡れ性の関係 加熱（450℃ホツトプレート上、空気中） ０分、３分、６分、12分、18分、24分 フラツクス処理MlL−Ｆ−14256C（タイプＡ） ５〜10秒間浸漬 はんだデイツピングSn／Pb＝６／４ 230℃±
５℃ 各辺各々５秒間浸漬 上記条件下のはんだ濡れ性を表１、および第
４図に示す。
【表】 数比
(2) 加熱温度とはんだ濡れ性 加熱条件、空気中10分間ホツトプレート上、
400℃、450℃、500℃ フラツクス処理、はんだデイツピング条件は
(1)と同じ 上記条件下のはんだ濡れ性を表２、および第
５図に示す。
【表】 数比
一般に半導体装置用パツケージに要求されるは
んだ濡れ性は濡れ面積が95％未満の端子部が１つ
でもあつてはならないとされている。セラミツク
キヤツプが低融点ガラスで熱封止される、450℃
〜480℃、５〜10分間の封止条件にほぼ該当する
(1)における450℃×６分、(2)の450℃×10分でみる
と、本願発明のコバルトを下地とする実施例のも
のは全凹溝が95％以上の濡れ面積となり極めて良
好なはんだ濡れ性を示し、良品率100％であるの
に対し、比較例のニツケルを下地とするものは95
％未満の濡れ面積の凹溝の固数が(1)においては11
％発生し、(2)においては46％も発生し、いずれも
良品が得られなかつた。 以上のように本発明に係る半導体装置用セラミ
ツクパツケージによれば、端子部の外表面に、直
接もしくは外表面の金層の下地としてコバルト層
を設けることによつて、アツセンブリ時の高温工
程を経てもコバルト層は安定であり、酸化膜が形
成されたとしても弱い酸化膜であつてはんだ付け
工程の前処理で容易に除去することができ、ある
いは金層中への拡散もほとんどないので、端子部
上に被着すべきはんだ合金の濡れ性がよく、はん
だ合金を良好に被着させることができ、また、素
子付部においても金層中への拡散がほとんどない
ので良好な素子付け性を得ることができ、したが
つて基板等へのはんだ付け性や素子付部への素子
付け性に優れる半導体装置を提供することができ
る。 また、外部接続リードをろう材によつて固定す
るものにあつては、ろう材の下地としてコバルト
層を設けることによつてろう材中へのコバルトの
拡散がなく、ろう材表面へのはんだ合金の被着性
が良好で、耐久性、信頼性に優れ、商品価値も高
い半導体装置を提供できるという著効を奏する。 以上本発明につき好適な実施例を挙げて種々説
明したが、本発明はこの実施例に限定されるもの
ではなく、発明の精神を逸脱しない範囲内で多く
の改変を施し得るのはもちろんのことである。
【図面の簡単な説明】
第１図は従来のピングリツドアレイタイプの半
導体装置用パツケージの断面説明図、第２図はチ
ツプキヤリアタイプの半導体装置用パツケージの
説明図である。第３図は本発明に係る半導体装置
用パツケージの一例を示す断面説明図、第４図お
よび第５図は加速試験における濡れ凹溝数／全凹
溝数を示すグラフである。 １０……メタライズ層、１２，１５……ニツケ
ルめつき層、１４……リードピン、１６……銀ろ
う、１７……端子部、１８……チツプキヤリア、
２０……凹溝、２２……セラミツクベース、２４
……タングステンメタライズ層、２６……コバル
トめつき層、２８……銀ろう、３０……リードピ
ン、３１……コバルトめつき、３２……はんだ合
金、３３……端子部。

Claims (1)

  1. 【特許請求の範囲】 １ 素子付工程、ワイヤボンデイング工程、キヤ
    ツプ封止工程等の高温工程を経て半導体装置に組
    立てられる半導体装置用セラミツクパツケージに
    おいて、 セラミツクベースに形成されたメタライズ配線
    パターン上の少なくとも素子付部および端子部と
    なる部位にコバルト層が被着形成され、 このコバルト層の、少なくとも前記素子付部の
    コバルト層上に金層が形成されていることを特徴
    とする半導体装置用セラミツクパツケージ。 ２ 素子付工程、ワイヤボンデイング工程、キヤ
    ツプ封止工程等の高温工程を経て半導体装置に組
    立てられる半導体装置用セラミツクパツケージに
    おいて、 セラミツクベースに形成されたメタライズ配線
    パターン上の少なくとも素子付部および外部接続
    リードの接合部となる部位にコバルト層が形成さ
    れており、 前記素子付部のコバルト層上に金層が形成さ
    れ、 前記接合部のコバルト層上には前記外部接続リ
    ードがろう材を介して固定され、さらにこの外部
    接続リードおよびろう材表面上にコバルト層が形
    成されていることを特徴とする半導体装置用セラ
    ミツクパツケージ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6181659A (ja) * 1984-09-28 1986-04-25 Nec Corp ピン付き基板
JPS6196754A (ja) * 1984-10-17 1986-05-15 Nec Corp ピン付き基板
CN1003524B (zh) * 1985-10-14 1989-03-08 株式会社日立制作所 无电浸镀金溶液
JPS6356996A (ja) * 1986-08-27 1988-03-11 京セラ株式会社 金の導電層を有する電子部品
US4855808A (en) * 1987-03-25 1989-08-08 Tower Steven A Hermetic glass chip carrier
JP2554879B2 (ja) * 1987-04-30 1996-11-20 京セラ株式会社 プラグイン型半導体素子収納用パツケ−ジの製造方法
US4985310A (en) * 1988-04-08 1991-01-15 International Business Machines Corp. Multilayered metallurgical structure for an electronic component
US5266522A (en) * 1991-04-10 1993-11-30 International Business Machines Corporation Structure and method for corrosion and stress-resistant interconnecting metallurgy
US5175609A (en) * 1991-04-10 1992-12-29 International Business Machines Corporation Structure and method for corrosion and stress-resistant interconnecting metallurgy
US5194295A (en) * 1991-06-21 1993-03-16 General Electric Company Ceramic articles having heat-sealable metallic coatings and method of preparation
US5132185A (en) * 1991-06-21 1992-07-21 General Electric Company Ceramic articles having heat-sealable metallic coatings
US5345038A (en) * 1991-07-29 1994-09-06 Kyocera America, Inc. Multi-layer ceramic packages
US5869134A (en) * 1996-06-21 1999-02-09 International Business Machines Corporation CVD of metals capable of receiving nickel or alloys thereof using iodide
US5757071A (en) * 1996-06-24 1998-05-26 Intel Corporation C4 substrate contact pad which has a layer of Ni-B plating
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6660946B2 (en) * 2000-04-10 2003-12-09 Ngk Spark Plug Co., Ltd. Pin standing resin-made substrate, method of making pin standing resin-made substrate, pin and method of making pin
US6429388B1 (en) 2000-05-03 2002-08-06 International Business Machines Corporation High density column grid array connections and method thereof
JP2005524239A (ja) * 2002-04-29 2005-08-11 シリコン・パイプ・インコーポレーテッド ダイレクト・コネクト形信号システム
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
US10361178B2 (en) * 2015-09-29 2019-07-23 Infineon Technologies Austria Ag Interconnection structure, LED module and method
EP3690938B1 (en) * 2017-09-29 2022-09-07 Hitachi Metals, Ltd. Semiconductor device and production method therefor
CN115295421B (zh) * 2022-07-26 2023-09-08 南京睿芯峰电子科技有限公司 兼容性陶瓷封装外壳及其封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49119171A (ja) * 1973-03-20 1974-11-14

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3350180A (en) * 1967-10-31 Magnetic device with alternating lami- na of magnetic material and non-mag- netic metal on a substrate
GB605337A (en) * 1945-06-04 1948-07-21 Inland Steel Co Improvements in or relating to enamelled articles
US3079676A (en) * 1959-03-25 1963-03-05 Raytheon Co Composite article with tungsten and copper parts
US3184658A (en) * 1962-05-22 1965-05-18 Texas Instruments Inc Semiconductor device and header combination
US3460968A (en) * 1964-11-04 1969-08-12 Ibm Wear resistant magnetic recording member
GB1108778A (en) * 1965-09-13 1968-04-03 Associated Semiconductor Mft Improvements in and relating to methods of manufacturing semiconductor devices
US3537892A (en) * 1966-11-29 1970-11-03 Ibm Metallizing composition conductor and method
YU34342B (en) * 1969-08-11 1979-04-30 Inst Za Elektroniko In Vakuums Socket for electronic components and micro-circuits
US4050956A (en) * 1970-02-20 1977-09-27 Commonwealth Scientific And Industrial Research Organization Chemical bonding of metals to ceramic materials
US4065588A (en) * 1975-11-20 1977-12-27 Rca Corporation Method of making gold-cobalt contact for silicon devices
CH606944A5 (ja) * 1976-08-20 1978-11-30 Albert Fischer
JPS6013078B2 (ja) * 1978-09-05 1985-04-04 日本特殊陶業株式会社 金メツキされた電子部品及びその製法
US4282043A (en) * 1980-02-25 1981-08-04 International Business Machines Corporation Process for reducing the interdiffusion of conductors and/or semiconductors in contact with each other

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49119171A (ja) * 1973-03-20 1974-11-14

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Publication number Publication date
GB2137809B (en) 1986-12-03
JPS59155950A (ja) 1984-09-05
GB8404449D0 (en) 1984-03-28
US4675243A (en) 1987-06-23
GB2137809A (en) 1984-10-10

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