JPS62131526A - 金めつきされた電子部品 - Google Patents
金めつきされた電子部品Info
- Publication number
- JPS62131526A JPS62131526A JP27144685A JP27144685A JPS62131526A JP S62131526 A JPS62131526 A JP S62131526A JP 27144685 A JP27144685 A JP 27144685A JP 27144685 A JP27144685 A JP 27144685A JP S62131526 A JPS62131526 A JP S62131526A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gold
- cobalt
- phosphor
- plated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体パッケージ、電子計算機モジュール等に
用いられる金めっきされた電子部品特に薄肉のめっき層
でも高品質である電子部品に関するものである。
用いられる金めっきされた電子部品特に薄肉のめっき層
でも高品質である電子部品に関するものである。
金がセラミックにメタライズを施してなる電子部品に用
いられた場合には、ボンディングやはんだ付は等の接続
性に優れた特性を有するが高価であるから極力薄肉にす
ることが要望されている。
いられた場合には、ボンディングやはんだ付は等の接続
性に優れた特性を有するが高価であるから極力薄肉にす
ることが要望されている。
従来、金めっきされた電子部品の金属配線面は、金の下
地にＮｉめっきを施したものからなるため、半導体チッ
プをダイアタッチ部にＡμｍＳｉの共晶により接合した
場合、前記金層を通過して拡散したＳｉが下地のＮｉと
合金層を形成する。
地にＮｉめっきを施したものからなるため、半導体チッ
プをダイアタッチ部にＡμｍＳｉの共晶により接合した
場合、前記金層を通過して拡散したＳｉが下地のＮｉと
合金層を形成する。
このためシリコンテップとの接着強度が得られないので
、剥離する恐れがあった。
、剥離する恐れがあった。
又ワイヤボンディングを行う場合、金めつきの肉厚が小
さいため、ボンディング強度は不十分となる恐れがあっ
た。さらＫ、フリットシールなどの熱処理が加わるため
、ＡｕとＮｉが相互に拡散し、Ａμの表面にＮ番が出現
して酸化されるので、金めつきが変色し、又はその後の
はんだ付は性を著しく劣化させることになる。このため
、前記接続特性を満足させること、及び低コストを達成
することの両要求を実現することが至難である。
さいため、ボンディング強度は不十分となる恐れがあっ
た。さらＫ、フリットシールなどの熱処理が加わるため
、ＡｕとＮｉが相互に拡散し、Ａμの表面にＮ番が出現
して酸化されるので、金めつきが変色し、又はその後の
はんだ付は性を著しく劣化させることになる。このため
、前記接続特性を満足させること、及び低コストを達成
することの両要求を実現することが至難である。
一方、上記の改良策として、金の下地にロジウムを施す
方法（特開昭５８−４９５５号公報）が提案されている
。該方法は金とニッケルの相互拡散を防止するため、金
めつきの下地にロジウム層を形成させるようにしたもの
である。上記方法によれば、前記接続特性を向上させる
ことが可能であるが、ロジウムが高価であるからコスト
低減に問題があるばかりでなく、ロジウムめっき液の不
安定性の点で十分に実用に供し得ない問題がある。
方法（特開昭５８−４９５５号公報）が提案されている
。該方法は金とニッケルの相互拡散を防止するため、金
めつきの下地にロジウム層を形成させるようにしたもの
である。上記方法によれば、前記接続特性を向上させる
ことが可能であるが、ロジウムが高価であるからコスト
低減に問題があるばかりでなく、ロジウムめっき液の不
安定性の点で十分に実用に供し得ない問題がある。
本発明は上記のような従来技術の問題点を解消し、金め
つき層を薄肉に形成することによりコストの低減をはか
ると共に、接合強度を増大させ、かつ耐葭化性及び耐熱
性を大幅に向上させることを目的とするものである。
つき層を薄肉に形成することによりコストの低減をはか
ると共に、接合強度を増大させ、かつ耐葭化性及び耐熱
性を大幅に向上させることを目的とするものである。
〔発明の概要〕
本発明は上記目的を達するために、金属面上に金めつき
を施された電子部品において、該金めつきの下地として
、コバルトを主成分とし、リンを含有する合金めっき層
、又はコバルトとリンを主成分とする合金メッキ層を形
成してなることを特徴とする。
を施された電子部品において、該金めつきの下地として
、コバルトを主成分とし、リンを含有する合金めっき層
、又はコバルトとリンを主成分とする合金メッキ層を形
成してなることを特徴とする。
以下、本発明の一実施例を図面について説明する。
第１図は本発明の一実施例を示す断面図、第２図及び第
３図はそれぞれ第１図のＸ、Ｙ部の拡大図である。
３図はそれぞれ第１図のＸ、Ｙ部の拡大図である。
第１図〜第３図において、半導体を搭載する多層セラミ
ック基板１には、該基板１の下面にリード付はパッド３
Ａが、該基板１の上面にダイボンドパッド３Ｂとワイヤ
ボンデングパッド６Ｃがそれぞれｌ又はＮｏなどの高融
点金属によりメタライジングされる。ついで、前記三つ
のパット３Ａ〜５Ｃ上に、無電解又は電気によりニッケ
ル皮膜４が形成される。
ック基板１には、該基板１の下面にリード付はパッド３
Ａが、該基板１の上面にダイボンドパッド３Ｂとワイヤ
ボンデングパッド６Ｃがそれぞれｌ又はＮｏなどの高融
点金属によりメタライジングされる。ついで、前記三つ
のパット３Ａ〜５Ｃ上に、無電解又は電気によりニッケ
ル皮膜４が形成される。
上記パッド６Ａ〜３Ｃのうち、リード付はパッド３Ａの
ようにリード接続を必要とするパッドはＡ、ｑろう５を
用いてリード６がろう付けされた後電気めっきＫより形
成された肉厚２〜５μｍのニッケルめっき皮膜７により
被覆される。他のパッド５Ｅ 、 ３Ｃは、電気めっき
により形成された肉厚２〜５μｍのニッケルめっき皮膜
７により直接に被覆される。この場合、めっき浴はワッ
ト系又はスルファミン酸素を使用する。
ようにリード接続を必要とするパッドはＡ、ｑろう５を
用いてリード６がろう付けされた後電気めっきＫより形
成された肉厚２〜５μｍのニッケルめっき皮膜７により
被覆される。他のパッド５Ｅ 、 ３Ｃは、電気めっき
により形成された肉厚２〜５μｍのニッケルめっき皮膜
７により直接に被覆される。この場合、めっき浴はワッ
ト系又はスルファミン酸素を使用する。
上記ニッケルめっき皮膜７上に、肉厚０．５〜１０μ薄
の無電解Ｃｏ−Ｐめっき皮膜８を形成する。
の無電解Ｃｏ−Ｐめっき皮膜８を形成する。
該皮膜８はコバルトとリンを主成分とする組成又はコバ
ルトを主成分とし、これにリンを２〜８重量％を添加し
た組成からなり、該皮膜８の形成に使用するＣｏ−Ｐめ
っき浴は、アルカリ性又は中性系のものを用いる。使用
しためっき液の組成、条件及び速度は、第１表に示す通
りである。上記Ｃｏ−Ｐめっき皮膜８中のＰ含有量は次
亜リン酸ナトリウム量で調整した。
ルトを主成分とし、これにリンを２〜８重量％を添加し
た組成からなり、該皮膜８の形成に使用するＣｏ−Ｐめ
っき浴は、アルカリ性又は中性系のものを用いる。使用
しためっき液の組成、条件及び速度は、第１表に示す通
りである。上記Ｃｏ−Ｐめっき皮膜８中のＰ含有量は次
亜リン酸ナトリウム量で調整した。
なお、リンを２〜８重量％に限定した理由はその範囲以
外では、ぬれ特性およびはんだの接続特性が低下するた
めである。
外では、ぬれ特性およびはんだの接続特性が低下するた
めである。
第 １ 表
ついで、純金めっき液、例えば日中貴金属製テレペレッ
クス４０１を用いて、上記皮膜８上に肉厚２μ風の金め
つき皮膜９を形成する。このようにしてセラミック基板
１の配線部が形成される。その後、ダンボンドパット３
Ｂを被覆する金めつき皮膜９上に半導体ペレット１０を
ダイポンディグし、該半導体ペレット１０とワイヤポン
ディグパット３Ｃを被覆する金めつき皮膜９とをワイヤ
１１でポンディグする。さらに封止キャップ例えばセラ
ミックキャップ１２をセラミック基板１上に、ガラスペ
ーストを印刷してなるフリット２を介して気密に封止し
て電子部品、例えばパッケージを製作する。該封止はエ
アー中において、４５０℃で１０分間加熱して行われる
。その後、リード付はバット３Ａに取付けられたり−ド
６に半田ディツプを行って、マザーボード（図示せず）
に直接面付けする。
クス４０１を用いて、上記皮膜８上に肉厚２μ風の金め
つき皮膜９を形成する。このようにしてセラミック基板
１の配線部が形成される。その後、ダンボンドパット３
Ｂを被覆する金めつき皮膜９上に半導体ペレット１０を
ダイポンディグし、該半導体ペレット１０とワイヤポン
ディグパット３Ｃを被覆する金めつき皮膜９とをワイヤ
１１でポンディグする。さらに封止キャップ例えばセラ
ミックキャップ１２をセラミック基板１上に、ガラスペ
ーストを印刷してなるフリット２を介して気密に封止し
て電子部品、例えばパッケージを製作する。該封止はエ
アー中において、４５０℃で１０分間加熱して行われる
。その後、リード付はバット３Ａに取付けられたり−ド
６に半田ディツプを行って、マザーボード（図示せず）
に直接面付けする。
次に上記のようにして構成された本実施例の評価方法に
ついて説明する。
ついて説明する。
（，１ダイボンディング性
４５０℃で窒素雰囲気中において、ペレットをスクラブ
しながら行い、Ｘ線透視により金／シリコン共晶で９０
％以上ぬれているものを良好とした。又ダイボンデイン
クした後、ヒートショック試験（２００〜０℃でそれぞ
れ１０秒づつ５サイクル）を行い、チップが剥離しない
ものを良品とした。
しながら行い、Ｘ線透視により金／シリコン共晶で９０
％以上ぬれているものを良好とした。又ダイボンデイン
クした後、ヒートショック試験（２００〜０℃でそれぞ
れ１０秒づつ５サイクル）を行い、チップが剥離しない
ものを良品とした。
＜ｂ） ワイヤボンディング性
直径２５μｍのワイヤを約１５０℃に加熱されたサンプ
ルのＡＬＬ層上に圧接してボンデングし、該ボンデング
の終了後１／Ｃ６，ｑｒの荷重を〕えて引張り、ワイヤ
がサンプル基板から剥離しなかったものを良品とした。
ルのＡＬＬ層上に圧接してボンデングし、該ボンデング
の終了後１／Ｃ６，ｑｒの荷重を〕えて引張り、ワイヤ
がサンプル基板から剥離しなかったものを良品とした。
（ｃ） 耐熱性
エアー中において４６０℃で１５分間加熱した後、リー
ドにはんだディップを行い、リートが９５％以上はんだ
でぬれているものを良品とした。
ドにはんだディップを行い、リートが９５％以上はんだ
でぬれているものを良品とした。
（ｄ） リード折り曲げ
リードに荷重をかけて折り曲げを行い、めっき皮膜が剥
離又はクラックが発生しないものを良品とした。
離又はクラックが発生しないものを良品とした。
上記の評価を行った結果は、下記第２表に示すとおりで
ある。
ある。
以 下 余 白
〔発明の効果〕
以上説明したように、本発明によれば、金めつきの下地
としてコバルトを主成分とし、リンを含有する合金めっ
き層又はこれらを生成分とする合金めつき層を形成する
ことにより、金めつき皮膜を薄肉にしてコストの低減を
はかると共に、実装特性を大幅に向上させ、工程の短縮
及び歩留りの向上をはかることができるので、信頼度を
高めることが可能である。
としてコバルトを主成分とし、リンを含有する合金めっ
き層又はこれらを生成分とする合金めつき層を形成する
ことにより、金めつき皮膜を薄肉にしてコストの低減を
はかると共に、実装特性を大幅に向上させ、工程の短縮
及び歩留りの向上をはかることができるので、信頼度を
高めることが可能である。
第１図は本発明の金めつきされた電子部品の一実施例を
示す断面図、第２図及び第５図は第１図のｘ、ｙ部のそ
れぞれの拡大図である。 １・・・・・・・・・・・・・・・・・・セラミック基
板３Ａ〜３Ｃ・・・パッド ８・・・・・・・・・・・・・・・・・・Ｃｏ−Ｐ合金
めっき皮膜９・・・・・・・・・・・・・・・・・・Ａ
ｕめっき皮膜列１図 ｉ２図 ＝ｙ図
示す断面図、第２図及び第５図は第１図のｘ、ｙ部のそ
れぞれの拡大図である。 １・・・・・・・・・・・・・・・・・・セラミック基
板３Ａ〜３Ｃ・・・パッド ８・・・・・・・・・・・・・・・・・・Ｃｏ−Ｐ合金
めっき皮膜９・・・・・・・・・・・・・・・・・・Ａ
ｕめっき皮膜列１図 ｉ２図 ＝ｙ図
Claims (1)
- 【特許請求の範囲】 １、金属面上に金めっきを施された電子部品において、
該金めっきの下地としてコバルトとリンを必須成分とす
る組成からなる合金めっき層を形成したことを特徴とす
る金めっきされた電子部品。 ２、上記合金めっき層のリンの含有量を２〜８重量％に
設定したことを特徴とする特許請求の範囲第１項記載の
金めっきされた電子部品。 ３、上記金属面はセラミック基板の表面をメタライジン
グしてなるものであることを特徴とする特許請求の範囲
第１項又は第２項記載の金めっきされた電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27144685A JPS62131526A (ja) | 1985-12-04 | 1985-12-04 | 金めつきされた電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27144685A JPS62131526A (ja) | 1985-12-04 | 1985-12-04 | 金めつきされた電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131526A true JPS62131526A (ja) | 1987-06-13 |
Family
ID=17500135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27144685A Pending JPS62131526A (ja) | 1985-12-04 | 1985-12-04 | 金めつきされた電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131526A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263358A (ja) * | 1990-03-13 | 1991-11-22 | Ngk Insulators Ltd | 半導体パッケージ用電子部品 |
| JPH08125087A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体パッケージ |
| JP2009002712A (ja) * | 2007-06-19 | 2009-01-08 | I-Bit Co Ltd | ダイボンダ装置 |
| US20130105140A1 (en) * | 2011-11-02 | 2013-05-02 | Schlumberger Technology Corporation | Multi Chip Modules for Downhole Equipment |
-
1985
- 1985-12-04 JP JP27144685A patent/JPS62131526A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263358A (ja) * | 1990-03-13 | 1991-11-22 | Ngk Insulators Ltd | 半導体パッケージ用電子部品 |
| JPH08125087A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体パッケージ |
| JP2009002712A (ja) * | 2007-06-19 | 2009-01-08 | I-Bit Co Ltd | ダイボンダ装置 |
| US20130105140A1 (en) * | 2011-11-02 | 2013-05-02 | Schlumberger Technology Corporation | Multi Chip Modules for Downhole Equipment |
| US9379052B2 (en) * | 2011-11-02 | 2016-06-28 | Schlumberger Technology Corporation | Multi chip modules for downhole equipment |
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