JPH0242249B2 - - Google Patents
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- Publication number
- JPH0242249B2 JPH0242249B2 JP11281483A JP11281483A JPH0242249B2 JP H0242249 B2 JPH0242249 B2 JP H0242249B2 JP 11281483 A JP11281483 A JP 11281483A JP 11281483 A JP11281483 A JP 11281483A JP H0242249 B2 JPH0242249 B2 JP H0242249B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- gate
- resistor
- current source
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001052 transient effect Effects 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はTD交換機加入者回路等に用いられる
高耐圧サイリスタスイツチのdv／dt耐量を向上
せしめる電子回路に関するものである。
高耐圧サイリスタスイツチのdv／dt耐量を向上
せしめる電子回路に関するものである。
（従来技術）
従来のこの種電子回路は、第１図に示すように
定電流源７の出力を直接サイリスタ１のｐゲート
に接続し、このサイリスタ１のｐゲートとカソー
ド間に抵抗８を接続し、かつそれぞれコレクタと
エミツタを接続したNPNトランジスタ６と、前
記サイリスタ１のアノード２にエミツタを前記
NPNトランジスタ６のベースにコレクタを接続
し、ベースを開放にしたPNPトランジスタ５よ
り構成されており、カソード３がｐゲート駆動電
圧よりも低い方向に急激に電位変動がおこると駆
動部電源端子４よりｐゲートを駆動する不動作状
態にしてある前記定電流源７から過渡電流が流
れ、ｐゲート駆動を行なう方向に動作する。この
ときPNPトランジスタ５からの過渡電流によつ
てNPNトランジスタ６が動作し、電流をバイパ
スするが不動作状態にある定電流源７からの過渡
電流が大きい場合、NPNトランジスタ６が飽和
動作ができなくなつたとき、定電流源７からの電
流がサイリスタ１のｐゲートに向つて流れはじめ
ると、サイリスタ１が誤動作してしまうという欠
点があつた。
定電流源７の出力を直接サイリスタ１のｐゲート
に接続し、このサイリスタ１のｐゲートとカソー
ド間に抵抗８を接続し、かつそれぞれコレクタと
エミツタを接続したNPNトランジスタ６と、前
記サイリスタ１のアノード２にエミツタを前記
NPNトランジスタ６のベースにコレクタを接続
し、ベースを開放にしたPNPトランジスタ５よ
り構成されており、カソード３がｐゲート駆動電
圧よりも低い方向に急激に電位変動がおこると駆
動部電源端子４よりｐゲートを駆動する不動作状
態にしてある前記定電流源７から過渡電流が流
れ、ｐゲート駆動を行なう方向に動作する。この
ときPNPトランジスタ５からの過渡電流によつ
てNPNトランジスタ６が動作し、電流をバイパ
スするが不動作状態にある定電流源７からの過渡
電流が大きい場合、NPNトランジスタ６が飽和
動作ができなくなつたとき、定電流源７からの電
流がサイリスタ１のｐゲートに向つて流れはじめ
ると、サイリスタ１が誤動作してしまうという欠
点があつた。
（発明の目的）
本発明は、このような従来の欠点を除去するた
め過渡状態におけるサイリスタのｐゲートにかか
る電位を低いレベルに固定し、過渡電流の最大値
を小さくするために、定電流源部と、ｐゲートと
の間に抵抗を挿入してサイリスタのdv／dt耐量
を向上させるようにしたものである。以下本発明
の一実施例を図面により詳細に説明する。
め過渡状態におけるサイリスタのｐゲートにかか
る電位を低いレベルに固定し、過渡電流の最大値
を小さくするために、定電流源部と、ｐゲートと
の間に抵抗を挿入してサイリスタのdv／dt耐量
を向上させるようにしたものである。以下本発明
の一実施例を図面により詳細に説明する。
（発明の構成）
第２図は、本発明電子スイツチ回路の一実施例
を示す図で、１はサイリスタ、２はアノード、３
はカソード、４は駆動部電源端子、５はPNPト
ランジスタ、６はNPNトランジスタ、７は定電
流源、８は抵抗で従来と同一の回路を構成する。
この回路の定電流源７とサイリスタ１のｐゲート
との間に抵抗９を接続するようにしたものであ
る。これを動作するにはサイリスタ１のアノード
２を、カソード３より高い電位に保ち、かつ、カ
ソード３側を駆動部電源端子４より低い方向に急
激な電位変動を与えると、この電源端子４から不
動作状態にある定電流源７を介し過渡電位がのぞ
き、過渡電流が流れる。このとき、サイリスタ１
のｐゲートとカソード間に初期にかかる定電流源
７からの過渡出力電圧は抵抗９と抵抗８とによつ
て分圧され放電初期電圧が低くなると同時に、定
電流源７からの過渡電流は抵抗９によつて電流制
限をうけ、サイリスタ１のｐゲートに流入する誤
動作電流は減少する。このｐゲートに流入する誤
動作電流は、PNPトランジスタ５からの過渡電
流により駆動されるNPNトランジスタ６のコレ
クタによつて吸収されサイリスタ１のｐゲートと
カソード間電圧が、NPNトランジスタ６のコレ
クタとエミツタ間電圧にクランプされるため、サ
イリスタ１のdv／dtによる誤動作がおさえられ
る。
を示す図で、１はサイリスタ、２はアノード、３
はカソード、４は駆動部電源端子、５はPNPト
ランジスタ、６はNPNトランジスタ、７は定電
流源、８は抵抗で従来と同一の回路を構成する。
この回路の定電流源７とサイリスタ１のｐゲート
との間に抵抗９を接続するようにしたものであ
る。これを動作するにはサイリスタ１のアノード
２を、カソード３より高い電位に保ち、かつ、カ
ソード３側を駆動部電源端子４より低い方向に急
激な電位変動を与えると、この電源端子４から不
動作状態にある定電流源７を介し過渡電位がのぞ
き、過渡電流が流れる。このとき、サイリスタ１
のｐゲートとカソード間に初期にかかる定電流源
７からの過渡出力電圧は抵抗９と抵抗８とによつ
て分圧され放電初期電圧が低くなると同時に、定
電流源７からの過渡電流は抵抗９によつて電流制
限をうけ、サイリスタ１のｐゲートに流入する誤
動作電流は減少する。このｐゲートに流入する誤
動作電流は、PNPトランジスタ５からの過渡電
流により駆動されるNPNトランジスタ６のコレ
クタによつて吸収されサイリスタ１のｐゲートと
カソード間電圧が、NPNトランジスタ６のコレ
クタとエミツタ間電圧にクランプされるため、サ
イリスタ１のdv／dtによる誤動作がおさえられ
る。
このように、サイリスタ１のカソード側に、駆
動電源端子４より低い方向に急激な電位変動があ
つたとき、抵抗９によつてサイリスタ１のｐゲー
トとカソード間電圧の初期にかかる電圧は、抵抗
９（R1）と抵抗８（R2）とによつて分圧され、
抵抗９がない場合に比で、R2／（R1＋R2）に減
衰するため、過渡現象が早く終了するので、サイ
リスタ１のdv／dt耐量が増加する。また、サイ
リスタ１のカソード側負荷が小さい場合には過渡
電流の制限がかからず、極めて大きな電流が流れ
るが、抵抗９によつて電流制限がかかるため、サ
イリスタ１のｐゲートに流れ込む誤動作電流が減
少するので、サイリスタ１のdv／dt耐量が増加
する。
動電源端子４より低い方向に急激な電位変動があ
つたとき、抵抗９によつてサイリスタ１のｐゲー
トとカソード間電圧の初期にかかる電圧は、抵抗
９（R1）と抵抗８（R2）とによつて分圧され、
抵抗９がない場合に比で、R2／（R1＋R2）に減
衰するため、過渡現象が早く終了するので、サイ
リスタ１のdv／dt耐量が増加する。また、サイ
リスタ１のカソード側負荷が小さい場合には過渡
電流の制限がかからず、極めて大きな電流が流れ
るが、抵抗９によつて電流制限がかかるため、サ
イリスタ１のｐゲートに流れ込む誤動作電流が減
少するので、サイリスタ１のdv／dt耐量が増加
する。
（発明の効果）
以上詳細に説明したように、本発明はサイリス
タのｐゲート駆動用定電流源と、ｐゲートとの間
に抵抗を挿入してあるので、過渡電圧の分圧と、
過渡電流の制限がかかるため、NPNトランジス
タの飽和動作時のコレクタ電流が少なくてすみ、
サイリスタのdv／dt耐量が増加する効果がある。
従つてTD交換機加入者回路のような、元来大幅
雑音の極めて多い回路に利用することができる。
タのｐゲート駆動用定電流源と、ｐゲートとの間
に抵抗を挿入してあるので、過渡電圧の分圧と、
過渡電流の制限がかかるため、NPNトランジス
タの飽和動作時のコレクタ電流が少なくてすみ、
サイリスタのdv／dt耐量が増加する効果がある。
従つてTD交換機加入者回路のような、元来大幅
雑音の極めて多い回路に利用することができる。
第１図は従来のdv／dt耐策を実施した電子ス
イツチ回路図、第２図は本発明電子スイツチ回路
の一実施例を示す回路図である。 １……サイリスタ、２……アノード、３……カ
ソード、４……駆動部電源端子、５……PNPト
ランジスタ、６……NPNトランジスタ、７……
定電流源、８，９……抵抗。
イツチ回路図、第２図は本発明電子スイツチ回路
の一実施例を示す回路図である。 １……サイリスタ、２……アノード、３……カ
ソード、４……駆動部電源端子、５……PNPト
ランジスタ、６……NPNトランジスタ、７……
定電流源、８，９……抵抗。
Claims (1)
- １ サイリスタのｐゲートとカソードの間に、そ
れぞれコレクタとエミツタを接続したNPNトラ
ンジスタと、これに並列に抵抗を接続し、前記
NPNトランジスタのベースと前記サイリスタの
アノードにそれぞれコレクタとエミツタを接続
し、ベースを開放にしたPNPトランジスタと、
前記サイリスタのｐゲートに定電流源を接続した
回路において、前記定電流源と前記サイリスタの
ｐゲートとの間に抵抗を接続したことを特徴とす
る電子スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281483A JPS605624A (ja) | 1983-06-24 | 1983-06-24 | 電子スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281483A JPS605624A (ja) | 1983-06-24 | 1983-06-24 | 電子スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605624A JPS605624A (ja) | 1985-01-12 |
| JPH0242249B2 true JPH0242249B2 (ja) | 1990-09-21 |
Family
ID=14596193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281483A Granted JPS605624A (ja) | 1983-06-24 | 1983-06-24 | 電子スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605624A (ja) |
-
1983
- 1983-06-24 JP JP11281483A patent/JPS605624A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS605624A (ja) | 1985-01-12 |
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