JPH02278849A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要） 本発明はＬＳＩの多層配線構造を有する半導体装置に関
し。

多層配線工程の並列処理化、及び、素子の高速化、高信
顧性を目的とし。

表面に形成された配線パターンと、該配線パターンに接
続し且つ導電性物質を埋め込んだ、基板の裏面に貫通す
るバイアホールを有する複数の絶縁性基板を、各基板の
接続部分を位置合わせして。

表裏何れかの面を貼り合わせて多層配線を形成すること
により構成する。

〔産業上の利用分野〕

本発明は多層配線構造を有するＬＳＩ半導体装置に関す
る。

ＬＳＩの高速化、高集積化にともない、多層配線が多く
採用されるようになってきているが、玉縁の短縮、素子
の高速化、配線の平坦化、耐腐食性金属材料の開発等が
要求されている。

このため、工程の改善、高速化のための配線抵抗や配線
間容量の減少、マイグレーシランに強い配線材料の開発
１層間絶縁膜の平坦化等を実現する必要がある。

〔従来の技術〕

第３図は従来桝の模式断面図である。又、第４図は５ｉ
ｌｉｃｏｎ　Ｏｎ　Ｇｌａｓｓ（ＳＯＧ）を用いた場合
の問題点の説明図である。

図において、１７は半導体基板、１８は二酸化シリコン
（Ｓｉｎｇ）膜、１９はアルミニウム（＾Ｉ！、）膜、
２０はレジスト、２１は５ｔｏｔ膜、２２はＳＯＧ、　
２３は燐珪酸ガラス（ＰＳＧ）膜、２４はタングステン
（Ｗ）、２５は＾２膜、２６はＰＳＧ膜である。

従来は、１枚の基板上に素子、配線、配線間の絶縁層を
逐次、　ＣＶＯ法やＰＶＤ法により形成して来た。

即ち、第３図（ａ）に示すように、半導体基板１７の３
１０１膜１８上にＡｆｆｉ膜１９を１μｍの厚さに、レ
ジスト２０をマスクとしてパターニングする。

次いで、第３図（ｂ）に示すように；プラズマＣＶＤ　
テ５ｉｏｔ膜２１を被覆し、　５ＯＧ２２を塗布する。

この場合、プラズマＣＶＤによるｓｔｏ、１Ｉ２１のス
テップカバレッジが悪いため、　ＳＯＧ膜２２を用いて
平坦化を行っている。

続いて、第３図（Ｃ）に示すように、　ＳＯＧ　２２を
コントロールエツチングした後、　ＰＳＧＳＯＧを成長
する。次に９通常のフォトリソグラフィ及びドライエツ
チングによって、スルーホールを形成し。

ＣＶＯ法によりＷ２４を成長し、パターニングして。

スルーホールの埋め込みを行う。

最後に、第３図（ｄ）に示すように、　ＰＳＧＳＯＧの
上にＡｌ膜２５をパターニングして上層の配線膜を形成
し１表面にＰＳＧＳＯＧを被覆する。

〔発明が解決しようとする課題〕

従って、多層配線の形成時間が長くなり、多層配線形成
の工程で、プロセストラブルが生ずると。

バルク工程からやり直す必要がある。ＣＶＯ−を用いる
場合も、アスペクト比が１〜２までのスルーホールの埋
め込みが限度のため１層間絶縁膜の厚さを一定の厚さ以
上に厚くできず、又、素子の平坦化の観点から、配線層
の厚さを一定以上に厚くできない。

又、　ＳＯＧによる平坦化には以下のような問題点があ
り、第４図により説明する。

−ａに、フロンガスによるＲＩＥでは、　５ＯＧ３１の
方が、プラズマＳｉ０ｇ膜３０よりエツチングレートが
大きく、コントロールエツチングによるエッチバックの
際に、第４図（ａ）に示すように、　ＳＯＧ　３１を余
分にオーバーエツチングしやすい。

更に、第４図（ｂ）に示すように５ｉＯｔ膜３０膜体０
自しても、オーバーエツチングがかかることも多い。

又、第４図（Ｃ）に示す例では、　ＳＯＧ　３１のエツ
チングが不足している。

この後、　ＰＳＧ膜３２を成長し、スルーホール３３を
開けると、第４図（ｄ）に示すように、　ＳＯＧ　３１
がスルーホール３３の側壁に残ることになる。

この時、　ＳＯＧ　３１からの脱ガスによって、　ｃｖ
ｏ−ｗの成長時に不純物が混入し、結果として、配線間
のコンタクト不良を生じることになるといった多（の問
題を生じていた。

本発明はこれらの課題を解決するために、多層配線工程
の並列処理化、及び、素子の高速化、高信頼性を目的と
して提供されるものである。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、ｌは基板Ｉ、ＩＡは絶縁物、　ＩＢは配線
パターン、　ＩＣはバイアホール、２は基板ＩＩ、２Ａ
は絶縁物、　２Ｂは配線パターン、　２Ｃはバイアホー
ルである。

基板は石英、燐硝子、硬質塩ビ等の絶縁物の低誘電率材
からなり、基板表面に形成した配線パターン、或いは、
配線パターンに接続し且つ導電性物質を埋め込んだ、基
板の裏面に貫通するバイアホールを、各基板の接続部分
を位置合わせして。

表裏筒れかの面を貼り合わせて多層配線を形成する。

この場合、貼り合わせする時の、多層配線の接続は、配
線パターンどうし、バイアホールどうし。

或いは配線パターンとバイアホールで行うことが出来る
。

〔作用〕

本発明では、多層配線の各層を、別々の基板によって形
成した後に貼り合わせるので、従来のように、逐次配線
を形成するのとは異なり、並列的に処理することができ
る。

また、配線形成時にトラブルが生じて製品が不良になる
と、バルク工程からのやり直しになる。

本発明では基板の貼り合わせ以外の工程は、バルクと別
々に作るので、このようなリスクを大幅に減少すること
ができる。

上記のように、工程が短縮されるとともに９品質的にも
、下記のような様々の利点がある。

第一に５両方の基板にコンタクトホールを形成して貼り
合わせれば、　ＣＶＤ法によるＷの埋め込みに制限され
る眉間絶縁膜の厚さを２倍にできる。

第二に、　ＣＶＯ薄膜としては充分な膜質が得られない
低誘電率材も、バルクの形で形成したものをポリッシン
グなどの研削手段によって薄膜化すれば。

プロセスに導入することができる。

第三に、基板に溝を形成した後、基板を加熱した状態で
２７口又はＣｖＤによってメタルの成長を行えば、配線
巾の２倍以上の厚さの配線の形成が可能である。更に、
配線同士を貼り合わせれば、より厚い配線を形成できる
。

第四に、基板に０．５μｍ以上の深さの溝を形成した後
、基板を３００℃以上に加熱してＣｕのスパッタリング
を行い、更に、工、ツチバック又はポリッシングによっ
て、溝の中にのみＣｕを残せば、配線を耐マイグレーシ
ヨンに優れる配線の形成が可能である。

第五に、基板のポリッシングによって、充分な平坦化が
図れ、貼り合わせが容易である。

〔実施例〕

第２図は本発明の詳細な説明図である。

図において、３は基板！、４はＳｉ膜、５はＳＯＧ　。

６はレジスト、７はコンタクトホール、８はＡＩｌ膜、
９はバイアホール、　１０は溝、１１は配線パターン、
１２は基板■、１３はヒーター、１４は電極、１５は基
板■、１６は基板■、１７は基板Ｖ、１８は位置合わせ
マークである。

第２図により、幾つかの実施例を工程順に説明する。

第一の実施例は、配線間の容量削減を目的として、耐熱
性に乏しい低誘電率材を基板として用いた場合である。

第２図（ａ）に示すように、厚さ０．３ｍｍの硬質塩化
ビニール、又はポリイミドからなる基板Ｉ３をポリッシ
ングした後＋Ｓ＋膜４を８００人の厚さにスパッタ法で
成長し、その上に　ＳＯＧ　５を２．０００人、更に、
レジスト６を１μ−の厚さに塗布し。

コンタクトホール形成用のレジストバターニングを行う
。

コノ後、第２図（ｂ）に示すようニ、　ＣＰａ＋ＣＨＦ
３Ｐａ−よるＲｅａｃｔｉｖｅ　ｔｏｎ　Ｂｔｃｈｉｎ
ｇ　（ＲＩＢ）を用いて。

レジスト６をマスクとしてＳＯＧ　５をパターンエツチ
ングする。次いで、酸素（Ｏｔ）のＲＩＥによって。

レジスト６を除去する。この状態の基板断面斜視図を第
２図（Ｃ）に示す。

次に、第２図（ｄ）に示すように、臭素（Ｂｒ２）ガス
を用いたＲＩＨによって、　ＳＯＧ　５をマスクとして
Ｓｉ４をパターンエツチングする。次に、薄い弗酸によ
ってＳＯＧ　５を除去する。

第２図（ｅ）に示すように、Ｓｉ４をマスクとして、酸
素のＲ１１！により、穴径が３μｍで深さ２μｍのコン
タクトホールを基板３に形成する。そして、Ｓｉ４を弗
酸と硝酸の混合液で除去する。基板断面斜視図を第２図
（ｆ）に示す。

同時に、第２図（０）に示すように、基板Ｉ３の外周に
、基板相互の貼り合わせ時の位置合わせ用のマーク１８
として数個の溝を形成する。

続いて、第２図（ｇ）に示すように、スパッタにより、
基板■３の全面にＡ２膜８を２μｍの厚さに形成する。

そして、第２図（ｈ）に示すように、塩素ガスを用いた
ＲＩＥでＡＩ！、膜８をエッチバックして、コンタクト
ホール７内のみＡｌを残して、基板と基板の配線を接続
するためのバイアホール９を形成する。

第２図（ｉ）に示すように、第２図（ａ）から第２図（
ｄ）迄の工程を再び行って２コンタクトホール７のパタ
ーンに位置合わせの余裕を持って重なる形で、中３．５
μｍ、深さ１μｍの配線パターン形成用の溝ｌＯを形成
する。

この後、第２図（ｊ）に示すように、　　ＡＪ！をスパ
ッタで再び被覆し、続いて、塩素ガスを用いたＲＩＥで
エッチバックを行い、配線パターンの溝にＡｊ！を残し
て、配線パターン１１を形成する。

上記工程を複数の基板、基板■１２．基板ｍ　ｔｓ。

基板ＩＶ１６等について、別々に行う。

ここで、貼り合わせは第２図（ｊりに示すように１例え
ば静電圧着、或いは、荷重圧着により行う。

この後、基板を例えば、第２図（ｍ）に示すように、背
面研削して２ｐｍの厚さにする。

次に、別の基板を配線パターン１１．或いはバイアホー
ル９が合うように貼り合わせ、これを繰り返して、多層
配線を形成する。

最後に１表面に素子を形成した基板Ｖ１７と貼り合わせ
て、半導体装置を完成する。

第二の実施例は１層間絶縁膜を厚（することにより、配
線間の寄生容量を減らす場合である。

前記工程例の第２図（２）において、配線のパイヤホー
ル９どうしを貼り合わせて１層間絶縁膜の厚さを２倍に
できる。

第三の実施例は、配線抵抗の低減化を目的とした場合で
ある。

前記工程例の第２図（２）において、従来通りの配線の
厚さで、配線ライン１１どうじを貼りあわせれば、配線
膜の厚さが２倍となり、配線抵抗がさがり、高速化が図
れる。

第四の実施例は、マイグレーションに強い配線材料を用
いる場合である。

上記工程例の第２図（ｇ）、（ｈ）、（ｊ）について、
へｌ膜の代わりに銅（Ｃｕ）を用い、エッチバックの方
法として塩酸を用いてスピンエツチングすれば、Ｃｕ配
線による多層構造が得られる。

第五の実施例は６本発明を上記実施例より微細な構造に
適用する場合である。

先ず、上記工程例の第２図（ｆ）、（ｉ）について、室
温でのスパッタよりもＷ等のＣＶＤや、３００℃以上の
基板加熱によるスパッタの方が、高いアスペクト比のパ
ターンの埋め込みが可能となる。

しかし、この時には、耐熱性の良い石英や燐ガラスをも
ちいて１通常のフォトリソグラフィ及びＣＦ４＋ＣＨＰ
３ガスによるＲｌＥのみで、第２図（ａ）〜（ｄ）まで
の工程を行うことができる。

この時、第２図（ｆ）におけるパイヤホールの径は０．
８μｍ、深さは１．５μｍにする。又、第２図（ｉ）に
おける埋め込みがＣＶＤ方にょるＷならば、第２図（ｇ
）、（ｉ）におけるエッチバックには、ｓｐ、によるプ
ラズマエツチングを利用する。

又、上記工程例、第２図（ｈ）に配線の巾は。

０．８〜１．２μｍ、深さは１μｍとし、基板の貼り合
わせは第２図（１）に示すバイアホール９どうしで行う
。

出来上がり寸法として、配線パターン巾が０．８〜１．
２１ｍ、厚さが１μｍ、眉間絶縁膜の厚さが１μｍ、バ
イアホール９の径が０．８μｍで深さが１μｍとなる。

以上の例における基板材料、配線材料、貼り合わせ方法
の種類や寸法の組合せは任意であり９本発明の請求範囲
下にある。

〔発明の効果〕

以上述べたように１本発明によれば、工程の改善及び短
縮、高速化のための配線抵抗や配線間容量の減少、マイ
グレーションに強い配線材料の開発。

眉間絶縁膜の平坦化等が実現されることにより。

素子の高速化、及び高信頼性を達成した半導体装置が得
られる。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の詳細な説明図。 第３図は従来例の説明図。 第４図は従来例でＳＯＧを使用した場合の説明図である
。 図において。 一２−は基板、２．は絶縁膜。 ２Ｂは配嘔１〆　　　　２Ｃはバイアホール。 ３は基板１．　　　　　４はＳｉ膜。 ５はＳＯＧ　、　　　　　　　６はレジスト７はコンタ
クトホール。 ８はＡｆｆｉ膜。 １０は溝。 １２は基板■。 １４は電極。 １６は基板■。 １８は位置合わせマーク ９はバイアホール。 １１は配線パターン。 １３はヒーター １５は基板■。 １７は基板■。 （ｂン 本発明の詳細な説明図 纂２　図（ぞ乃す （、（） （己） Ａ５ｅ月の実、肩己例の言えｅ月図 第 図゛　（その２） （わ （ＴＬ） （７Ｚ） ント、Ｓ−め　ｔｆ−脅・１の税日月図第 図 （ぞｆ）４） 不全９目ｒ＋ｉ記例の名先−図 第 図 （堂　の　５ン 木臂日月ｎ實方セ、イグ・ｊの説口月図第 図（干の ５〕 伐釆例／１項に類面図

Claims (1)

【特許請求の範囲】
1. 表面に形成された配線パターンと、該配線パターンに接
   続し且つ導電性物質を埋め込んだ、裏面に貫通するバイ
   アホールを有す複数の絶縁性基板を、各基板の接続部分
   を位置合わせして、表裏何れかの面を貼り合わせて多層
   配線を形成してなることを特徴とする半導体装置の製造
   方法。