JPH02264348A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータ等によって制御される装
置のデータメモリの内容チエツク及びデータメモリのハ
ードウェアの障害チエツクを行なう記憶装置に関するも
のである。

従来の技術 従来のこの種の記憶装置の記憶内容のチエツクの方法を
説明する。第７図はデータメモリの内部領域構成図であ
る。２０１はアドレス選択制御線で選択される、アドレ
ス値であり“ｅθｅ８ｅθｅθｅｅｅθθθθθ１から
“１１１１１１１１１１１１１１１１”までの６５５３
６通りのアドレス値を選択する事が可能である。

又、２０２はデータ線に出力されるデータ値であり、“
ｅθｅｅｅｅｅｅ”　カら“１１１１１１１１　”ｔ　
テ（７）　２５６通りのデータ値を取り得る。又データ
メモリの内容の可否を検出する為のテストバタン２０７
はテストバタン開始アドレス２０３からテストバタン終
了アドレス２０４までの２５６アドレスに格納され、そ
の値は２０５の開始テストバタン“θθ８θのθθ８”
から始まり２１０の終了テストバタン“１１１１１１１
１　”に終結するデータが格納される。又アドレス領域
２０８は制御用の実使用データ２０９を格納する領域で
ある。

以上のデータメモリ領域のチエツク動作を第８図のフロ
ーチャートを用いて説明する。

第８図の処理は通常動作の電力供給状態へ移行した場合
に実行される。

まずステップ３０１にてレジスタＸにテストバタン開始
アドレス２０３を格納する。次にステップ３０２にてレ
ジスタＹに開始テストバタン２０５を格納する。次にス
テップ３０３にてレジスタＸで示されるアドレスに格納
されるテストパタンとレジスタＹに格納されたテストパ
タンと比較し、もしも等しいならば、レジスタＸで示さ
れるアドレスに格納されるテストパタンは正常であると
判断し、次のステップ３０４に移行する。又ステップ３
０３にて等しくなければ、データメモリ１０１内部のデ
ータは異常であると判断し、ステップ３０８以降のメモ
リ異常処理に移行する。ステップ３０４ではレジスタＸ
に１を加算し、次にテストパタンをチエツクするアドレ
スを選択する準備を行なう。次にステップ３０５にて変
レジスタＹに１を加算し、次のテストパタンの値を設定
し、比較の準備を行なう。次のステップ３０６でレジス
タＸの値は最終アドレス２０４に等しくなったかのチエ
ツクを行ない、等しくなければステップ３０３に戻りテ
ストパタンの比較を繰返す。もしもステップ３０６にて
レジスタＸの値が最終アドレス値２０４に等しくなった
場合は、データメモリ１０１内部の格納データは全て正
常である為、ステップ３０７以降のデータメモリ１０１
の内容は正常である旨の処理を行なう方法が取られてい
た。

発明が解決しようとする課題 しかしながら従来の方法では、テストバタン格納領域も
かなり大きなものが必要となる。又、実際に使用する実
使用データ領域は第７図の２０８で示されるアドレス領
域に格納されているものであり、この領域をアクセスす
るときにはチエツク時に１に選択されたことのないアド
レス選択制御線が１に選択されるアドレス領域である。

この為この領域は実際に、読み書き出来る事のチエツク
は行なわれておらず、実際に正常に使用出来るかどうか
は不明であった。またテストバタン格納領域が多く必要
なので、実際にメモリの領域に制限があった。

課題を解決するための手段 本発明は以上の課題を解決するため、記憶手段の各アド
レス線全てに、同時には複数のアドレス線に信号が印加
されないような時分割信号を印加するアドレス制御手段
と、このアドレス制御手段によってアドレス線に印加さ
れる信号に基づく各アドレス位置にデータを格納するデ
ータ発生手段であって、前記時分割信号の１つの信号に
対応するアドレス位置にデータ線のいずれか一本のデー
タ線に信号が現れ、且つアドレス制御手段による全ての
信号に対応して、複数のデータ線の全てに信号が現れる
ようなデータを格納するデータ発生手段とを備える。

作　　用 上記構成により、アドレス線の夫々のチエツクと、デー
タ線の夫々のチエツクとを行うことによって、記憶手段
内部のハード的な障害以外の、アドレス線、データ線の
短絡、切断等の外敵障害を検出して表示する。

実施例 以下、本発明の一実施例について説明する。

第１図は本発明の一実施例における記憶装置のハードフ
ェア構成図と第２図の記憶装置のデータメモリ内部の領
域構成図及び第３図のフローチャートで説明を行なう。

第１図の１００はデータメモリ１０１に対して、アドレ
ス選択制御線ＡＯ〜Ａ１５、データ線ＤＯ〜Ｄ７、書き
込み制御線ＷＲ，読出し制御線ＲＤ。

データメモリ選択制御線Ｃ８を介してデータの格納、読
出しを行なう制御部である。１０２はシステムが動作す
るに必要な電力を電力供給線Ｃによりデータメモリ１０
１に、電力供給線ｄにより制御部１００に供給する。又
電源部１０２の停電通知線ａは停電等の理由により電源
部１０２がデータメモリに対して正常に電力供給出来な
くなり１０３の停電補償電源部に電力供給線すを通して
電力供給の肩代りする様通知を行なうものである。

又、停電通知線ｅは制御部１００に対して電力供給が行
なわれな（なる旨の通知を行なうものであり、制御部１
００はこの停電の通知を受は取るとその動作を停止する
。１０１はデータメモリであり制御部１００からＡＯ〜
Ａ１５のアドレス選択制御線で選択されるアドレスにデ
ータ線Ｄｏ−Ｄ７のデータを書き込むか又は、データ線
ＤＯ〜Ｄ７に読み出す事が出来る。１０４は電源スィッ
チで電源部１０２から電力の供給を行うか否かを指示す
る。１０５は表示器で制御分１００の制御の下でエラー
警告メツセージを表示する。１０６は読み出し専用のメ
モリで内部には第３図のフローチャートに従った制御プ
ログラムを格納したプログラム記憶エリアＰＡを有して
いる。又、１０７．１０８は変数データを格納するレジ
スタＸルジスタＹである。第１図の記憶装置の７１−ド
ウエア構成図のデータメモリ１０１のデータメモリ内部
の領域構成を第２図に示す。４０１はアドレスでありア
ドレス選択制御線ＡＯ〜Ａ１５により“ｅθｅｅｅｅｅ
ｅｅｅｅｅｅｅｅｅ　”から“１１１１１１１１１１１
１１１１１　”　（７）　６５５３６通りのアドレス値
を取りうる。４０２はデータ値であり、データ線Ｄｏ−
Ｄ７により“０θ０８８θθθ”から“１１１１１１１
１”の２５６通りの値を取り得る。４０７はテストバタ
ン格納用に使用される離散的な１６個のアドレス領域で
あり、特にアドレス選択制御線ＡＯ−Ａ１５の１ビツト
ずつが必ず一つでも１となる様に選ばれたアドレス領域
である。そのアドレス値の先頭アドレスが４０３のテス
トバタン開始アドレスであり、最終アドレスが４０４の
テストバタン終了アドレスである。

このテストバタン格納領域に４０５の開始テストバタン
で示される“ｅＯｅθｅｅｅｔ”から４０６の終了テス
トバタンで示される“ｌθｅｅｅｅｅθ”が格納される
。このテストバタンは、特にデータ線ＤＯ−Ｄ７の１ビ
ツトずつが必ず一つ１となる様に選ばれたものであり、
テストバタン格納領域４０７内で２回繰返されて格納さ
れる。４０８は第１図の制御部１００が実際に機器制御
に必要なデータを格納する為に使用される実使用データ
領域である。

以上の様に構成されたデータメモリ内部の領域構成のチ
エツク動作を第３図のフローチャートに従って説明を行
なう。

第３図の処理は第８図の従来の場合と同様に停電状態か
ら復旧し、第１図の停電補償電源部１０３から、通常動
作用の電源部１０２の電源供給状態へ移行した場合に実
行される。ステップ５０１はレジスタＸ１０７に４０３
のテストバタン開始アドレスを格納する。次のステップ
５０２にてレジスタＹ１０８に４０５で示される開始テ
ストパタンを格納する。次のステップ５０３にてレジス
タＸ１０７に記憶されたデータで示されるアドレスに格
納されるテストパタンとレジスタＹ１０８に格納される
テストパタンを比較し、もしも等しいならば、レジスタ
Ｘ１０７で示されるアドレスに格納されるテストバタン
は正常であると判断し、次のステップ５０４に移行する
。又ステップ５０３にて等しくなければ、データメモリ
１０１内部のデータは異常であると判断し、ステップ５
０９に移行する。ステップ５０４ではレジスタＸ１０７
に２を乗算し、次のテストパタンをチエツクするアドレ
スを選択する準備を行なう。次にステップ５０５にてレ
ジスタＸ１０８内のデータに２を乗算し、次のテストパ
タンの値を設定し、比較の準備を行なう。次のステップ
５０６でレジスタＸ１０８内の値は最終テストバタン４
０６に等しくなったかのチエツクを行ない、等しくなけ
ればステップ５０３に戻りテストパタンの比較を繰返す
。

もしもステップ５０６にてレジスタＹ１０８の値が終了
テストバタン値４０６に等しくなった場合は、次のステ
ップ５０７に移行し、レジスタＸ１０７は終了アドレス
値４０４に等しくなったかどうかチエツクを行ない、等
しくなければステップ５０２に移行し、レジスタＹ１０
８の値を再度開始テストバタン４０５に設定し、レジス
タＸｌ０Ｔ内のデータが終了アドレス４０４となるまで
、ステップ５０３、ステップ５０４、ステップ５０５、
ステップ５０６を繰返す。ステップ５０７においてレジ
スタＸ１０７内のデータが終了アドレス４０４に等しい
場合、全テストバタンは全て正常であった事になり、次
のステップ５０８に移行し、データメモリ１０１の内容
は正常である旨の処理を行ない、以降通常処理を実行す
る。この事は、データメモリ１０１内部の実使用データ
領域４０８も含めて、格納データ全てが正常であると言
えると同時に、第１図におけるアドレス選択制御線ＡＯ
−Ａ１５及びデータ線ＤＯ〜Ｄ７は全て正常であった事
になり、データメモリ１０１のハードウェアが正常であ
る事になる。

先のステップ５０３にて、レジスタＸ１０７内に記憶さ
れるテストバタン格納アドレス４０７内部のテストパタ
ンとレジスタＹ１０８に記憶れるテストパタンが等しく
なければ、ステップ５０９にて再度レジスタＸ１０７に
テストバタン開始アドレス４０３を格納する。次にステ
ップ５１０にてレジスタＹ１０８に開始テストバタン４
０５を格納する。次のステップ５１１にてレジスタＸ１
０７内のデータにて示されるテストバタン格納アドレス
４０７に、レジスタＹ１０８に記憶されるテストパタン
を書き込む。次にステップ５１２にて先はど書き込んだ
テストパタンを同じテストバタン格納領域より読み出し
、これとレジスタＸ１０８内のテストパタンとを比較し
、等しければ次のステップ５１３に移行し、等しく赴け
れば、ステップ５１８に移行し、データメモリ１０１の
ハードウェア異常の決定を行ない、ステップ５１９にお
いてハードウェア異常のエラーメツセージを表示器１０
５に表示する。又ステップ５１３ではレジスタＸ１０７
内の値に２を乗算し、次のテストパタンをチエツクする
アドレスを選択する準備を行なう。次のステップ５１４
ではレジスタＸ１０８内の値に２を乗算し、次のテスト
パタンの値を設定し、比較の準備を行なう。次のステッ
プ５１５にてレジスタＹ１０８の値は最終テストバタン
４０６に等しくなったかのチエツクを行ない、等しくな
ければステップ５１１に戻り、ステップ５１１、ステッ
プ５１２、ステップ５１３、ステップ５１４、ステップ
５１５を繰返し、テストパタンの書き込み、比較を繰返
す。もしもステップ５１５にてレジスタＸ１０８内の値
が終了テストバタン値４０６に等しくなった場合は、次
のステップ５１６に移行し、レジスタＸ１０７内のデー
タは終了アドレス値４０４に等しくなったかどうかチエ
ツクを行ない、等しくなければステップ５１Ｏに移行し
、レジスタＸ１０８内の値を再度開始テストバタン４０
５に設定し、レジスタＸ１０７内のデータが終了アドレ
ス４０４となるまで、ステップ５１１、ステップ５１２
、ステップ５１３、ステップ５１４、ステップ５１５を
繰返す。

ステップ５１６においてレジスタＸ１０７内のデ−タが
終了アドレス４０４に等しい場合、全テストパタンは全
て正常であった事になり、次のステップ５１７に移行し
、メモリ内のデータが以上であることを決定処理し、ス
テップ５２０においてデータメモリ１０１のハードウェ
アは正常であるが、データメモリ１０１の内容は異常で
ある旨の表示を表示器１０５で表示する。以降データメ
モリ１０１の内容のみ異常である旨の異常処理を行なう
様構成しである。

以上の説明においては、アドレス選択制御線ＡＯ〜Ａ１
５に一本ずつ信号の現れるアドレスとしてアドレスを“
ｅｅｅθｅθ８ｅθｅＪｔａ＠８θθｌ”からその２倍
のアドレス、又その２倍のアドレス・・・を生成して、
テストパターンも“θθθθθθＯ１”からその２倍の
データ、又その２倍のデータを生成して１６回のアクセ
スでチエツクを行うものであったが、アドレス選択制御
線、データ線の断線をチエツクするには、ここに信号を
通してみれば十分であり、これらの線は通常並行に配線
されているので複数のアドレス選択制御選が短絡してい
ることは、隣り合っている線どうしが短絡しているか否
かをチエツクすれば十分である。この点に鑑みて、他の
実施例を説明する。

第３図のフローチャートのステップ５０１で先の説明で
は開始アドレスとして“ｅｅｅｅθｅθｅθｅθ０θθ
θ１”を用いたがここでは“θｅｅθθｅｅｌθθθｅ
θθ０１”を設定する。この開始アドレスを設定する事
によって、テストパターン格納アドレスは、８個でよく
チエツク回数も先のものより８回少なくなる。更に開始
アドレスを“θｅｅｅｅｔｅθθｅｅｌθｅｅ１″或は
“θθｔｅｅｅｔθｅθ１１１１８８１″或は８θ１ｅ
ｅｌｅｅｌｅｅ１８ｅｌ　”更には“０１８８１１θｌ
θｌｅｌθ１８１”としていくと、テストパターン格納
アドレスも６個、４個、４個、２個と少なくすることが
可能になる。尚、これに伴って、テストパターンも“ｅ
ｅｅｔθ０θｌ”θｌθ１ｅｔｅｔ”とする必要がある
。

以上の説明においてはメモリのチエツク用のアドレスの
領域はメモリのチエツクのためだけに用いられ、通常使
用するデータは格納することができない。

このチエツク用の領域を専有しないようにした例を以下
に説明する。

第４図は他の実施例の構成を示すブロック図であるが、
第１図と異なる点は、制御部１００内にレジスタ２１０
９とＲＡＭｌｌ０とを備えたこと、ＲＯＭ１０６のプロ
グラム記憶領域ＰＡに第５図及び第６図に示すフローチ
ャートに従った制御プログラムを記憶した点である。

第５図及び第６図は他の実施例の制御手順を示すフロー
チャートである。

ステップ６０１はレジスタＺ１０９にＲＡＭ１１０領域
内のデータメモリ格納開始アドレスを格納する。次のス
テップ６０２にてレジスタＸｌＯ７に４０３で示される
テストパターン開始アドレスを格納する。次のステップ
６０３にてレジスタＸ１０７で示されるアドレスのデー
タメモリを読み出す。次にステップ６０４では前記読み
出したデータメモリをレジスタ２１０９で示されるアド
レスに格納する。ステップ６０５ではレジスタＺ１０９
に１を加算し、次にデータメモリを格納するアドレスを
設定する。ステップ６０６ではレジスタＸ１０７に２を
乗算し次にデータメモリをチエツクするアドレスを選択
する準備を行なう。

次にステップ６０７にてレジスタＸ１０７の値が終了ア
ドレス４０４に等しくなったかのチエツクを行ない、等
しくなければステップ６０３に戻りデータメモリの格納
を繰返す。もしもステップ６０７にてレジスタＸ１０７
の値が終了アドレス４０４に等しくなった場合は、次の
ステップ６０８に移行する。ステップ６０８ではレジス
タＸ１０７に４０３で示されるテストパターン開始アド
レスを格納し、ステップ６０９ではレジスタＹＩＯ８に
４０５で示される開始テストパタンを格納する。次のス
テップ６１０にてレジスタＹ１０８で示されるテストパ
ターンをレジスタＸ１０７で示されるアドレスに書き込
む。ステップ６１１ではレジスタＸ１０７に２を乗算し
、次のテストパターンをチエツクするアドレスを選択す
る準備を行なう。次にステップ６１２にてレジスタＹ１
０８に２を乗算し、次のテストパタンの値を設定する。

次にステップ６１３にてレジスタＸ１０７の値が終了ア
ドレス４０４に等しくなったかのチエツクを行ない、等
しくなければステップ６１０に戻りテストパターンの書
き込みを繰返す。もしもステップ６１３にてレジスタＸ
１０７の値が終了アドレス４０４に等しくなった場合は
、次のステップ６１４に移行する。ステップ６１４では
レジスタｘ１０７に４０３で示されるテストパターン開
始アドレスを格納し、ステップ６１５ではレジスタＹ１
０８に４０５で示される開始テストパタンを格納する。

次のステップ６１６にてレジスタＸＩ・０７で示される
アドレスの内容を読出し、ステップ６１７にてレジスタ
Ｙ１０８に格納されるテストパターンと比較を行ない、
もしも等しいならばステップ６１８でレジスタＸ１０７
に２を乗算し次のテストパターンをチエツクするアドレ
スを選択する準備を行なう。次にステップ６１９でレジ
スタＹ１０８に２を乗算し次のテストパターンの値を設
定して比較の準備を行なう。次のステップ６２０でレジ
スタＹ１０８の値は最終テストパターン４０６に等しく
なったかのチエツクを行ない、等しくなければステップ
６１６に戻りテストパターンの比較を繰返す。もしもス
テップ６２０にてレジスタＹ１０８の値が終了テストパ
ターン値４０６に等しくなった場合は、次のステップ６
２１に移行し、レジスタＸ１０７は終了アドレス値４０
４に等しくなったかどうかチエツクを行なう。

等しく無ければステップ６１５に移行しレジスタＹ１０
８の値を再度開始テストパタン４０５に設定し、レジス
タＸ１０７が終了アドレス４０４となるまで、ステップ
６１６、ステップ６１７、ステップ６１８、ステップ６
１９、ステップ６２０を繰返す。ステップ６２１におい
てレジスタＸ１０７が終了アドレス４０４に等しい場合
、全データメモリが正常であったと判断することができ
、つぎのステップ５２２に移行する。ステップ６２２に
て再度レジスタＺ１０９にＲＡＭｌｌ０の領域内のデー
タメモリ格納開始アドレスを格納する。

次のステップ６２３にてレジスタＸ１０７に４０３で示
されるテストパターン開始アドレスを格納し、ステップ
６２４ではレジスタＸ１０７で示されるアドレスにレジ
スタＺ１０９で示されるアドレスのデータメモリを書き
戻す。次のステップ６２５にてレジスタｚ１０９に１を
加算し、次にデータメモリを格納するアドレスを設定す
る。ステップ６・２６ではレジスタＸ１０７に２を乗算
し次にデータメモリを書き戻すアドレスを選択する準備
を行なう。次にステップ６２７にてレジスタＸ１０７の
値が終了アドレス４０４に等しくなったかのチエツクを
行ない、等しくなければステップ６２４に戻りデータメ
モリの書き戻しを繰返す。

もしもステップ６２７にてレジスタＸ１０７の値が終了
アドレス４０４に等しくなった場合は、次のステップ６
２８に移行しデータメモリ１０１の内容は正常である旨
の判断を行ない、以降通常処理を実行する。またこの事
は、データメモリ１０１内部の格納データ全てが正常で
あると言えると同時に、第１図におけるアドレス選択制
御線ＡＯ〜Ａ１５及びデータ線ＤＯ〜Ｄ７は全て正常で
あった事になり、データメモリ１０１のｔｚ−ドウエア
が正常である事の証明にもなる。先のステ・ツブ６１７
にてレジスタＹ１０８に格納されるテストパターンと比
較を行ない、もしも興なっていたならば、データメモリ
１０１のハードウェアあるが異常である旨の判断を行な
い、以降データメモリ１０１のハードウェアが異常であ
る旨の異常処理を行なう様構成しである。

発明の効果 本発明は、アドレス線の各々に信号を印加して、読み出
されるデータもデータ線の各々から信号が出力されるよ
うにしたので、テストパタンの格納領域が少な（でき、
しかもチエツクの為のアクセス回数も少ない記憶装置を
提供することができる。

本発明は、データメモリを搭載する記憶装置において電
源立上げ時におけるデータメモリをチエツクする時、テ
ストパタンを格納する領域を減少する事が出来データメ
モリの使用効率を向上させる効果がある。又、そのデー
タメモリの内容の正常性をチエツク出来るだけでな（同
時にデータメモリを構成するハードウェアのチエツクも
同時に行なう事により、機器を構成するシステム全体の
信頼性、保守性をより一層向上させる事が出来る。

本発明は、連続的なデータが格納されたデータメモリを
搭載する機器においてデータメモリをチエツクする時、
テストパターンを書き込んだにもかかわらず以前格納さ
れたデータメモリがそのまま保持されると同時に、デー
タメモリを構成するハードウェアのチエツクが短時間で
行なえる事により、機器を構成するシステム全体の信頼
性、保守性をよりいっそう向上させる事が出来る。

【図面の簡単な説明】

第１図は本発明の一実施例である記憶装置の構成を示す
ブロック図、第２図は本発明によるデータメモリ内部の
テストバタンを含む領域構成図、第３図は本発明による
テストバタンチエツク処理を示すフローチャート、第４
図は本発明の他の実施例における記憶装置の構成を示す
ブロック図、第５図及び第６図は本発明の他の実施例に
おけるテストパターンチエツク処理を示すフローチャー
ト、第７図は従来のデータメモリ内部のテストパタンを
含む領域構成図、第８図は従来のテストバタンチエツク
処理を示すフローチャートである。 １００　　・ １０１　・ １０２　　・ １０３　・ ２０６　　・ ２０７　・ ２０８　・ ２０９　・ 制御部 データメモリ 電源部 停電補償電源部 テストバタンアドレス テストパタン 実使用アドレス 実使用データ領域

Claims (1)

1. 【特許請求の範囲】 １）複数のアドレス線と、複数のデータ線とを有する記
   憶手段と、前記記憶手段の複数のアドレス線全てに、且
   つ同時には複数のアドレス線に信号が印加されないよう
   な、時分割信号を印加するアドレス制御手段と、前記ア
   ドレス制御手段によって前記アドレス線に印加される信
   号に基づく各アドレス位置にデータを格納するデータ発
   生手段であって、前記時分割信号の一つの信号に対応す
   るアドレス位置に前記複数のデータ線のいずれか一本の
   データ線に信号が現れ、且つ前記アドレス制御手段によ
   る全ての信号に対応して、前記複数のデータ線の全てに
   信号が現れるようなデータを格納するデータ発生手段と
   、前記アドレス制御手段によって前記アドレス線に印加
   される信号に基づくアドレス位置からのデータと、前記
   データ発生手段によって格納したデータとを比較する比
   較手段とを有することを特徴とする記憶装置。 ２）複数のアドレス線と複数のデータ線とを有する記憶
   手段と、前記記憶手段の複数のアドレス線全てに、互に
   隣り合わない複数のアドレス線に時分割信号を印加する
   アドレス制御手段と、前記アドレス制御手段によって前
   記アドレス線に印加される信号に基づく各アドレス位置
   にデータを格納するデータ発生手段であって、前記時分
   割信号の一つに対応するアドレス位置に前記複数のデー
   タ線の互に隣り合わない複数のデータ線に信号が現れ、
   且つ前記アドレス制御手段による全ての信号に対応して
   前記複数のデータ線の全てに信号が現れるようなデータ
   を格納するデータ発生手段と、前記アドレス制御手段に
   よって前記アドレス線に印加される信号に基づくアドレ
   ス位置からのデータと、前記データ発生手段によって格
   納したデータとを比較する比較手段とを有することを特
   徴とする記憶装置。 ３）前記アドレス制御手段からのアドレス信号に対応す
   る位置に格納されたデータを記憶する退避記憶手段と、 前記比較手段によって格データの一致が得られた場合、
   前記退避記憶手段に記憶されたデータを前記記憶手段に
   格納する制御手段と、 を有することを特徴とする特許請求の範囲第１）項もし
   くは特許請求の範囲第２）項に記載の記憶装置。