JPH0215348A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータ等によって制御される装
置のデータメモリの内容チエツク及びデータメモリのハ
ードウェアの障害チエツクを行なう記憶装置に関するも
のである。

従来の技術 従来のこの種の記憶装置の記憶内容のチエツクの方法を
説明する。第４図はデータメモリの内部領域構成図であ
る。２０１はアドレス選択制御線で選択される、アドレ
ス値であり“ｅｅＪｅｅｅｅｏｅＪｕｅｅｏｏｏ「から
“１１１１１１１１１１１１１１１１”までの６５５３
６通りのアドレス値を選択する事が可能である。

又、２０２はデータ線に出力されるデータ値であり、“
ｅｕｏｉｌｌｅｅ８”から“１１１１１１．１１”まで
の２５６通りのデータ値を取り得る。又データメモリの
内容の可否を検出する為のテストバタン２０７はテスト
バタン開始アドレス２０３からテストバタン終了アドレ
ス２０４までの２５６アドレスに格納され、その値は２
０５の開始テストバタン“８ｉ３ｅｅＯＩ８”から始ま
り２１０の終了テストバタン“１１１１１１１１”に終
結するデータが格納される。又アドレス領域２０８は制
御用の実使用データ２０９を格納する領域である。

以上のデータメモリ領域のチエツク動作を第５図のフロ
ーチャートを用いて説明する。

第５図の処理は通常動作の電力供給状態へ移行した場合
に実行される。

まずステップ３０１にてレジスタＸにテストバタン開始
アドレス２０３を格納する。次にステップ３０２にてレ
ジスタＹに開始テストバタン２０５を格納する。次にス
テップ３０３にてレジスタＸで示されるアドレスに格納
されるテストパタンとレジスタＹに格納されたテストバ
タン七比較し、もしも等しいならば、レジスタＸで示さ
れるアドレスに格納されるテストパタンは正常であると
判断し、次のステップ３０４に移行する。又ステップ３
０３に−Ｃ等しくなければ、データメモリ１０１内部の
データは異常であると判断し、ステップ３０８以降のメ
モリ異常処理に移行する。ステップ３０４ではレジスタ
Ｘに１を加算し、次にテストパタンをチエツクするアド
レスを選択する準備を行なう。次にステップ３０５にて
変レジスタＹに１を加算し、次のテストパタンの値を設
定し、比較の準備を行なう。次のステップ３０６でレジ
スタＸの値は最終アドレス２０４に等しくなったかのチ
エツクを行ない、等しくなければステップ３０３に戻り
テストパタンの比較を繰返す。もしもステップ３０６に
てレジスタＸの値が最終アドレス値２０４に等しくなっ
た場合は、データメモリ１０１内部の格納データは全て
正常である為、ステップ３０７以降のデータメモリ１０
１の内容は正常である旨の処理を行なう方法が取られて
いた。

発明が解決しようとする課題 しかしながら従来の方法では、テストバタン格納領域も
かなり大きなものが必要となる。又、実際に使用する実
使用データ領域は第４図の２０８で示されるアドレス領
域に格納されているものであり、この領域をアクセスす
るときにはチエツク時に１に選択されたことのないアド
レス選択制御線が１に選択されるアドレス領域である。

この為この領域は実際に、読み書き出来る事のチエツク
は行なわれておらず、実際に正常に使用出来るかどうか
は不明であった。

課題を解決する手段 本発明は以上の課題を解決するため、記憶手段の各アド
レス線全てに、同時には複数のアドレス線に信号が印加
されないような時分割信号を印加するアドレス制御手段
と、このアドレス制御手段によってアドレス線に印加さ
れる信号に基づく各アドレス位置にデータを格納するデ
ータ発生手段であって、前記時分割信号の１つの信号に
対応するアドレス位置にデータ線のいずれか一本のデー
タ線に信号が現れ、且つアドレス制御手段による全ての
信号に対応して、複数のデータ線の全てに信号が現れる
ようなデータを格納するデータ発生手段とを備える。

作　　用 上記構成により、アドレス線の夫／７のチエツクと、デ
ータ線の夫々のチエツクとを行うことによって、記憶手
段内部のハード的な障害以外の、アドレス線、データ線
の短絡、切断等の外敵障害を検出して表示する。

実施例 以下、本発明の一実施例について説明する。

第１図は本発明の一実施例における記憶装置のハードウ
ェア構成図と第２図の記憶装置のデータメモリ内部の領
域構成図及び第３図のフローチャートで説明を行なう。

第１図の１００はデータメモリ１０１に対して、アドレ
ス選択制御線ＡＯ−Ａ　１５、データ線ＤＯ〜Ｄ７、書
き込み制御線ＷＲ，読出し制御線ＲＤ。

データメモリ選択制御線Ｃ８を介してデータの格納、読
出しを行なう制御部である。１０２はシステムが動作す
るに必要な電力を電力供給線Ｃによりデータメモリ１０
１に、電力供給線ｄにより制御部１００に供給する。又
電源部１０２の停電通知線ａは停電等の理由により電源
部１０２がデータメモリに対して正常に電力供給出来な
くなり１０３の停電補償電源部に電力供給線すを通して
電力供給の肩代りする様通知を行なうものである。

又、停電通知線ｅは制御部１００に対して電力供給が行
なわれなくなる旨の通知を行なうものであり、制御部１
００はこの停電の通知を受は取るとその動作を停止する
。１０１はデータメモリであり制御部１００からＡＯ−
Ａ１５のアドレス選択制御線で選択されるアドレスにデ
ータ線Ｄｏ−Ｄ７のデータを書き込むか又は、データ線
Ｄｏ−Ｄ７に読み出す事が出来る。１０４は電源スィッ
チで電源部１０２から電力の供給を行うか否かを指示す
る。１０５は表示器で制御分１００の制御の下でエラー
警告メツセージを表示する。１０６は読み出し専用のメ
モリで内部には第３図のフローチャートに従った制御プ
ログラムを格納したプログラム記憶エリアＰＡを有して
いる。又、１０７．１０８は変数データを格納するレジ
スタＸルジスタＹである。第１図の記憶装置のハードウ
ェア構成図のデータメモリ１０１のデータメモリ内部の
領域構成を第２図に示す。４０１はアドレスでありアド
レス選択制御線ＡＯ−Ａ１５により“θθｅｏｅｅｅｅ
ｅｅｅｅθＯＩ”から“１１１１１１１１１．１１１１
１１１　”　＋７）　６５５３６通りのアドレス値を取
りうる。４０２はデータ値であり、データ線Ｄｏ−Ｄ７
により“θ８ｅｏ８０ｏＯ”から“１１１１１１１１”
の２５６通りの値を取り得る。４０７はテストバタン格
納用に使用される離散的な１６個のアドレス領域であり
、特にアドレス選択制御線ＡＯ−Ａ　１５の１ビツトず
つが必ず一つでも１となる様に選ばれたアドレス領域で
ある。そのアドレス値の先頭アドレスが４０３のテスト
バタン開始アドレスであり、最終アドレスが４０４のテ
ストバタン終了アドレスである。

このテストバタン格納領域に４０５の開始テストバタン
で示される“０ｉｌｌＯＩｉｌｌＯ１”から４０６の終
了テストバタンで示される“ｔｅｅＯｅｅｅｏ”が格納
される。このテストバタンは、特にデータ線ＤＯ〜Ｄ７
の１ビツトずつが必ず一つ１となる様に選ばれたもので
あり、テストバタン格納領域４０７内で２回繰返されて
格納される。４０８は第１図の制御部１００が実際に機
器制御に必要なデータを格納する為に使用される実使用
データ領域である。

以上の様に構成されたデータメモリ内部の領域構成のチ
エツク動作を第３図のフローチャートに従って説明を行
なう。

第３図の処理は第５図の従来の場合と同様に停電状態か
ら復旧し、第１図の停電補償電源部１０３から、通常動
作用の電源部１０２の電源供給状態へ移行した場合に実
行される。ステップ５０１はレジスタＸ１０７に４０３
のテストバタン開始アドレスを格納する。次のステップ
５０２にてレジスタＹ１０８に４０５で示される開始テ
ストバタンを格納する。次のステップ５０３にてレジス
タＸ１０７に記憶されたデータで示されるアドレスに格
納されるテストバタンとレジスタＹ１０８に格納される
テストバタンを比較し、もしも等しいならば、レジスタ
Ｘ１０７で示されるアドレスに格納されるテストパタン
は正常であると判断し、次のステップ５０４に移行する
。又ステップ５０３にて等しくなければ、データメモリ
１０１内部のデータは異常であると判断し、ステップ５
０９に移行する。ステップ５０４ではレジスタＸｌＯ７
に２を乗算し、次のテストバタンをチエツクするアドレ
スを選択する準備を行なう。次にステップ５０５にてレ
ジスタＸ１０８内のデータに２を乗算し、次のテストパ
タンの値を設定し、比較の準備を行なう。次のステップ
５０６でレジスタＸ１０８内の値は最終テストバタン４
０６に等しくなったかのチエツクを行ない、等しくなけ
ればステップ５０３に戻りテストバタンの比較を繰返す
。

もしもステップ５０６にてレジスタＹ１０８の値が終了
テストバタン値４０６に等しくなった場合は、次のステ
ップ５０７に移行し、レジスタＸ１０７は終了アドレス
値４０４に等しくなったかどうかチエツクを行ない、等
しくなければステップ５０２に移行し、レジスタＹ１０
８の値を再度開始テストバタン４０５に設定し、レジス
タＸｌＯ７内のデータが終了アドレス４０４となるまで
、ステップ５０３、ステップ５０４、ステップ５０５、
ステップ５０６を繰返す。ステップ５０７においてレジ
スタＸ１０７内のデータが終了アドレス４０４に等しい
場合、全テストバタンは全て正常であった事になり、次
のステップ５０８に移行し、データメモリ１０１の内容
は正常である旨の処理を行ない、以降通常処理を実行す
る。この事は、データメモリ１０１内部の実使用データ
領域４０８も含めて、格納データ全てが正常であると言
えると同時に、第１図におけるアドレス選択制御線ＡＯ
−Ａ１５及びデータ線Ｄｏ−Ｄ７は全て正常であった事
になり、データメモリ１０１のハードウェアが正常であ
る事になる。

先のステップ５０３にて、レジスタＸ１０７内に記憶さ
れるテストバタン格納アドレス４０７内部のテストパタ
ンとレジスタＹ１０８に記憶れるテストパタンが等しく
なければ、ステップ５０９にて再度レジスタＸ１０７に
テストバタン開始アドレス４０３を格納する。次にステ
ップ５１０にてレジスタＹ１０８に開始テストバタン４
０５を格納する。次のステップ５１１にてレジスタＸ１
０７内のデータにて示されるテストバタン格納アドレス
４０７に、レジスタＹ１０８に記憶されるテストパタン
を書き込む。次にステップ５１２にて先はど書き込んだ
テストパタンを同じテストバタン格納領域より読み出し
、これとレジスタＸ１０８内のテストパタンとを比較し
、等しければ次のステップ５１３に移行し、等しくなけ
れば、ステップ５１８に移行し、データメモリ１０１の
ハードウェア異常の決定を行ない、ステップ５１９にお
いてハードウェア異常のエラーメツセージを表示器１０
５に表示する。又ステップ５１３ではレジスタＸ１０７
内の値に２を乗算し、次のテストパタンをチエツクする
アドレスを選択する準備を行なう。次のステップ５１４
ではレジスタＸ１０８内の値に２を乗算し、次のテスト
パタンの値を設定し、比較の準備を行なう。次のステッ
プ５１５にてレジスタＹ１０８の値は最終テストバタン
４０６に等しくなったかのチエツクを行ない、等しくな
ければステップ５１１に戻り、ステップ５１１、ステッ
プ５１２、ステップ５１３、ステップ５１４、ステップ
５１５を繰返し、テストパタンの書き込み、比較を繰返
す。もしもステップ５１５にてレジスタＸ１０８内の値
が終了テストバタン値４０６に等しくなった場合は、次
のステップ５１６に移行し、レジスタＸ１０７内のデー
タは終了アドレス値４０４に等しくなったかどうかチエ
ツクを行ない、等しくなければステップ５１０に移行し
、レジスタＸ１０８内の値を再度開始テストバタン４０
５に設定し、レジスタＸｌＯ７内のデータが終了アドレ
ス４０４となるまで、ステップ５１１、ステップ５１２
、ステップ５１３、ステップ５１４、ステップ５１５を
繰返す。

ステップ５１６においてレジスタＸ１０７内のデータが
終了アドレス４０４に等しい場合、全テストバタンは全
て正常であった事になり、次のステップ５１７に移行し
、メモリ内のデータが以上であることを決定処理し、ス
テップ５２０においてデータメモリ１０１のハードウェ
アは正常であるが、データメモリ１０１の内容は異常で
ある旨の表示を表示器１０５で表示する。以降データメ
モリ１０１の内容のみ異常である旨の異常処理を行なう
様構成しである。

以上の説明においては、アドレス選択制御線ＡＯ〜Ａ１
５に一本ずつ信号の現れるアドレスとしテアドレスを“
ｆ３ｆ３ｆ［ｆｌｔ３８［３ｔｌｌｆｌｆ３（［ｆｌｌ
ｅｌ　”からその２倍のアドレス、又その２倍のアドレ
ス・・・を生成して、テストパターンも“０ＯＯｆｌｌ
Ｏｆｌｆｌｌｌ”からその２倍のデータ、又その２倍の
データを生成して１６回のアクセスでチエツクを行うも
のであったが、アドレス選択制御線、データ線の断線を
チエツクするには、ここに信号を通してみれば十分であ
り、これらの線は通常並行に配線されているので複数の
アドレス選択制御選が短絡していることは、隣り合って
いる線どうしが短絡しているか否かをチエツクすれば十
分である。この点に鑑みて、他の実施例を説明する。

第３図のフローチャートのステップ５０１で先の説明で
は開始アドレ・スとして“ｅｅｅｏｅｏｅｅｅｅＪｅｅ
ｅｅｏｌ”を用イたがココテは“［ｌ（３［１１ＨＯｅ
ｌＯ［１ｌｆｌｌｌｌｌ［１ｌｆｌｌθ１”を設定する
。この開始アドレスを設定する事によって、テストパタ
ーン格納アドレスは、８個でよくチエツク回数も先のも
のより８回少な（なる。更に開始アドレスを“Ｅｌｆｌ
ｌｅＥｌｅｌ［１ｆｌｌＯＩＨｆ３ｆ３１　”或は“８
０１ｔ１１［１１［１）ｌＨｅｌＥｌｆ３ｅｌ”或は“
θθｌＯθＩＨＩＥｌｆｌｌｌｅＯ１”更には“旧ｆ３
１０１０　ｔｉｌｌ　１０１ｔｌｌ　１０１”としてい
くと、テストパターン格納アドレスも６個、４個、４個
、２個と少なくすることが可能になる。尚、これに伴っ
て、テストパターンも“θθ０１θθθ１”［１ｌｌＥ
ｌｌｆｌｌｌｌｌｌｌ”とする必要がある。

発明の効果 本発明は、アドレス線の各々に信号を印加して、読み出
されるデータもデータ線の各々から信号が出力されるよ
うにしたので、テストバタンの格納領域が少なくでと、
しかもチエツクの為のアクセス回数も少ない記憶装置を
提供することができる。

本発明は、データメモリを搭載する記憶装置において電
源立上げ時におけるデータメモリをチエツクする時、テ
ストバタンを格納する領域を減少する事が出来データメ
モリの使用効率を向上させる効果がある。又、そのデー
タメモリの内容の正常性をチエツク出来るだけでなく同
時にデータメモリを構成するハードウェアのチエツクも
同時に行なう事により、機器を構成するシステム全体の
信頼性、保守性をより一層向上させる事が出来る。

【図面の簡単な説明】

第１図は本発明の一実施例である記憶装置の構成を示す
ブロック図、第２図は本発明によるデータメモリ内部の
テストバタンを含む領域構成図、第３図は本発明による
テストバタンチエツク処理を示すフローチャート、第４
図は従来のデータメモリ内部のテストパタンを含む領域
構成図、第５図は従来のテストバタンチエツク処理を示
すフローチャートである。 １００　　・ １０１　　・ １０２　・ １０３　　・ ２０６　・ ２０７　・ ２０８　・ ２０９　　・ ・制御部 ・データメモリ ・電源部 ・停電補償電源部 ・テストバタンアドレス ・テストバタン ・実使用アドレス ・実使用データ領域

Claims (1)

1. 【特許請求の範囲】 １）複数のアドレス線と、複数のデータ線とを有する記
   憶手段と、前記記憶手段の複数のアドレス線全てに、且
   つ同時には複数のアドレス線に信号が印加されないよう
   な、時分割信号を印加するアドレス制御手段と、前記ア
   ドレス制御手段によって前記アドレス線に印加される信
   号に基づく各アドレス位置にデータを格納するデータ発
   生手段であって、前記時分割信号の一つの信号に対応す
   るアドレス位置に前記複数のデータ線のいずれか一本の
   データ線に信号が現れ、且つ前記アドレス制御手段によ
   る全ての信号に対応して、前記複数のデータ線の全てに
   信号が現れるようなデータを格納するデータ発生手段と
   、前記アドレス制御手段によって前記アドレス線に印加
   される信号に基づくアドレス位置からのデータと、前記
   データ発生手段によって格納したデータとを比較する比
   較手段とを有することを特徴とする記憶装置。 ２）複数のアドレス線と複数のデータ線とを有する記憶
   手段と、前記記憶手段の複数のアドレス線全てに、互に
   隣り合わない複数のアドレス線に時分割信号を印加する
   アドレス制御手段と、前記アドレス制御手段によって前
   記アドレス線に印加される信号に基づく各アドレス位置
   にデータを格納するデータ発生手段であって、前記時分
   割信号の一つに対応するアドレス位置に前記複数のデー
   タ線の互に隣り合わない複数のデータ線に信号が現れ、
   且つ前記アドレス制御手段による全ての信号に対応して
   前記複数のデータ線の全てに信号が現れるようなデータ
   を格納するデータ発生手段と、前記アドレス制御手段に
   よって前記アドレス線に印加される信号に基づくアドレ
   ス位置からのデータと、前記データ発生手段によって格
   納したデータとを比較する比較とを有することを特徴と
   する記憶装置。