JPH03149629A - メモリ試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マイクロプロセッサによりマルチ・タスク処理を行なう
処理システムにおけるメモリの試験方式マルチ・タスク
処理において複数のタスクの実行が行なわれていないと
きにメモリの試験を行なうことを目的とし、 システムを処理するマイク一口プロセッサと、該マイク
ロプロセッサが処理を実行するためのプログラ五を記憶
する読出専用メモリと、前記処理の実行に必要なデータ
を記憶するランダムアクセス・メモリと、複数の入出力
装置がコマンド、アドレス及びデータを転送する共通の
バスを介して接続されてなる処理システムにおいて、前
記読出専用メモリ内に、前記マイクロプロセッサが並行
して処理を実行するマルチ・タスク処理に適するように
前記プログラムを分割して処理単位とした複数のタスク
と、プログラム上の実行順位が前記複数のタスクの下位
にあり、該複数のタスクが前記マイクロプロセッサによ
って処理が実行されていないときに前記マイクロプロセ
ッサに前記ランダムアクセス・メモリの全アドレスにつ
いて逐次チェックを行なう処理を実行させる試験タスク
を備えるように構成する。

〔産業上の利用分野〕

本発明は、マイクロプロセッサによりマルチ・タスク処
理を行なう処理システムにおけるメモリの試験方式に関
する。

近年、マイクロプロセッサにより処理を行なう処理シス
テムが普及しているが、かかる処理システムにおいては
プログラムが読出専用メモリ　（以下、ＲＯＭと記す）
に記憶され、前記マイクロプロセッサが該プログラムに
より処理を実行するために必要なデータ等はランダムア
クセス・メモリー（以下、ＲＡＭと記す）に記憶するの
が一般的である。

上記の如き処理システムにおいて前記ＲＡＭに障害が発
生すると処理結果に誤りを生ずるため、ＲＡＭについて
は定期的または不定期に試験を行なったり、または該Ｒ
ＡＭに記憶するときにパリティピットを付加し、読出し
時に該パリティをパリティチェック回路によりチェック
し、異常が発生した場合にパリティ障害表示を行ない、
ＲＡＭの試験を実行している。

上記におけるＲＡＭの試験は、前記ＲＯＭ内に記憶する
プログラムの一部に準備された診断プログラムによって
行なわれるが、何れの方法によるとしてもメモリ障害の
検出には時間を要している。

このため、メモリを常時試験し、メモリ障害を自動的に
検出するメモリ試験方式の実現が望まれている。

〔従来の技術〕

第４図は従来方式の処理システムの構成図である。

第４図において、マイクロプロセッサｌｌが処理を実行
するために必要なプログラムはＲＯＭ１２内に記憶され
ているが、該プログラムは前記マイクロプロセッサが並
行処理を行なうのに適するよう、複数のタスク１５−＊
＝１５−．に分割されている。

このようなマルチ・タスク処理においては、複数のタス
ク１５−１〜１５−．のいずれも処理の実行がなされて
いないとき、マイクロプロセッサ１１がアイドルルーチ
ン１７の処理を行なうこととなるが、アイドルルーチン
１７においては具体的な処理は行なわれない。

上記のシステムにおいてマイクロプロセッサ１１が処理
中にＲＡＭ１３にデータなどを記憶する場合、パリティ
ピットを付加し、読出すときに該パリティビットをパリ
ティチェック回路１３ａにおいてチェックし、異常があ
ればマイクロプロセッサ１１を介して入出力装置Ｉｔ、
〜１４−．の一つに異常表示を行ない、保守者に知らせ
る。

異常表示がなされると、保守者は入出力装置！４−１〜
１４．の一つ、例えば詳細が記載省略されている保守パ
ネル、などを操作し、マイクロプロセッサ１１を介して
ＲＯＭ１２より診断プログラムを読出し、該診断プログ
ラムの一部であるメモリ試験プログラム（詳細図示省略
）によりＲＡＭ１３の試験を実行し、該ＲＡＭ１３の異
常の有無を確認する。

前記診断プログラムによるメモリ試験は、パリティ障害
が発生したとき以外に、保守者により定期的または不定
期に行なわれたり、また電源投入やリセット釦操作によ
るリスタート時に自動的に行なわれたりする。

しかし、以上におけるパリティ障害検出からメモリ試験
によるメモリ障害の確認までにはかなりの時間を要し、
また何れの方法によるとしても全アドレスを対象とする
メモリ試験に成る程度の時間を要するのは避けられず、
この間は処理を中止して試験の終了を待たなければなら
ない。

〔発明が解決しようとする課題〕

以上のように、従来の方式においてはメモリの試験に成
る程度の時間を要することは避けられなかった。

本発明は、マルチ・タスク処理において複数のタスクの
実行が行なわれていないときにメモリの試験を行なうこ
とを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１はシステムを処理するマイクロプロセッサ（Ｍ
ＰＵ）、２は該マイクロプロセッサｌが処理を実行する
ためのプログラムを記憶する読出専用メモリ（ＲＯＭ）
　、３は前記処理の実行に必要なデータを記憶するラン
ダムアクセス・メモリ（ＲＡＭ）　、４−＊〜４−．は
複数の入出力装置、５−慮〜５１は前記マイクロプロセ
ッサｌが並行して処理を実行するマルチ・タスク処理に
適するように前記読出専用メモリ２内に記憶されるプロ
グラムを分割して処理単位とした複数のタスク、６はプ
ログラム上の実行順位が前記複数のタスク５−１〜５−
７の下位にあり、該複数のタスク５−．〜５−。

が前記マイクロプロセッサｌよって処理が実行されてい
ないときに前記マイクロプロセッサｌにより前記ランダ
ムアクセス・メモリ３のアドレスのメモリ動作を逐次チ
ェックを行なう処理が実行される試験タスク、７はコマ
ンド、アドレス及び≠ータを転送する共通のバスである
。

〔作　用〕

第１図において、マイクロプロセッサ１が処理を実行す
るために必要なプログラムはＲＯＭ　Ｚ内に記憶されて
いるが、該プログラ、ムは前記マイクロプロセッサが並
行処理を行なうのに適するよう、複数のタスク５−．〜
５〜．に分割されている。このようなマルチ・タスク処
理においては、通常、複数のタスク５−．〜５−７のい
ずれも処理の実行がなされていないとき、マイクロプロ
セッサｌがアイドルルーチンの処理を行なうが、第１図
においてはアイドルルーチンの代わりに試験タスク６が
実行される。

該試験タスク６が実行されると、ＲＡＭ　３内のアドレ
スに対して逐次試験データの書込みと読出しを行ない、
メモリの異常の有無をチェックする。

試験中に複数のタスク５−．〜５−７のいずれかから処
理要求が出された場合は要求のあったタスクの実行に移
る。

以上の如く、本発明においては複数のタスク５−．〜５
−．のいずれも処理が実行されていないとき、即ち、空
き時間を利用してメモリ試験が実行されるのでメモリ試
験のために保守者が操作を行なう必要がなく、またメモ
リ試験の間、処理を中止して待つ必要がない。

〔実施例〕

第２図は本発明における一実施例のタイムチャート、第
３図は本発明における一実施例のフロー図であり、何れ
も第１図の構成によーる実施例である。

第２図は第１図における複数のタスク５−．〜５−．と
試験タスク６の処理実行の状況の実施例をタイムチャー
トに示したものである。

第２図において、１１”ＩＩＩは処理が実行される時刻
を示している。マルチ・タスク処理においては、時刻ｔ
１においてタスク１が実行され、時刻ｔ！においてタス
ク２、時刻ｔ、においてタスク３、・・・の如くマイク
ロプロセッサ１による処理は複数の処理が並行して時分
割的に行なわれる。第２図においては時刻ｔ、において
タスクｎが実行されたのち、タスク１−タスクｎがいず
れも処理が実行される状態にないため、試験タスクに実
行が移り、時刻り、において例えばＲＡＭ　３のアドレ
スの一つが試験され、引続き時刻１ｈにおいて次のアド
レスが試験される例を示している。

時刻ｔ７における試験の実行を終了したとき、タスク１
より処理要求がなされた場合は、試験は中断され、時刻
ｔ８においてタスク１の処理が実行される。タスクｌの
処理実行後、再びタスク１−タスクｎがいずれも処理実
行状態でなくなれば、再び試験タスクに実行が移り、時
刻ｔ、及びＬｌ。

において試験タスクが実行される。実行中にタスク２よ
り処理要求がなされれば、時刻ｔＩＩにおいて該タスク
２の処理が実行される。

第３図は第１図における複数のタスク５−１〜５−７と
試験タスク６の処理実行の状況の実施例をフローチャー
トに示したものであり、Ｓｔ−３１２は各ステップの記
号、タスクｉはタスク１−タスクｎの一つを示している
。

プログラム処理が実行されると、タスク１−タスクｎの
一つタスクｉがｓｔにおいて実行され、Ｓ２において実
行が終了すると、マイクロプロセッサはタスク１−タス
クｎの中で処理要求を出して待　　ち合わせ中のものが
あるか否かを８３において調べ、待ち合わせ中のタスク
があればＳ１に戻りその処理を実行する。

待ち合わせ中のタスクがなければ、Ｓ４に進み、試験タ
スクを起動する。試験タスクにおいては先ずＳ５で、直
前に実行していたタスクが使用していたＲＡＭ　３上の
アドレスの次のデータを読み出して退避させ（Ｓ６）、
該アドレスにチェックデータを書き込む（Ｓ？）、次い
で書き込んだチェックデータを読出しくＳ８）、書き込
んだデータと読み出したデータが一致するか否かを調べ
る（Ｓ９）。一致していなければ該アドレスのメモリが
障害であるのでＳｔ２において障害表示（詳細は図示省
略）を行なうが、一致している場合は、ＳｌＯにおいて
８６において退避させたデータを書込んで復旧させ、次
のタスクが待ち合わせ中であるか否かを確認する（Ｓｌ
１）。待ち合わせ中のタスクがなければ、Ｓ５に戻り、
次のアドレスの試験に入るが、待ち合わせ中のタスクが
あればＳｔに戻り、該タスクを実行する。

なお、メモリ試験中の８５からＳｌｌの間は他の処理に
より割り込みが行なわれないようにマスク状態を保つ。

以上の如く、本発明においてはマルチ・タスク処理の間
のアイドル状態を利用してメモリの試験を実行するので
、メモリ試験のために時間をとられることがない。

なお、第１図にはパリティチェック回路が記載されてい
ないが、第４図に示す従来方式と同様に第１図のＲＡＭ
３に並列にパリティチェック回路を設け、タスク処理過
程において該ＲＡＭ３に書き込みを行なうＰｉ！−ｔｚ
パリティビットを付加し、読み出しの際に該パリティビ
ットのチェックを行なうことは可能であり、本発明はパ
リティチェックの使用を妨げるものではない。また、第
１図にはＲＯＭ　２内に診断プログラムが図示されてい
ないが、診断プログラムを設けてメモリ試験その他の試
験を実行することを本発明は排除するものではない。

〔発明の効果〕

以上説明したように、本発明によれば、マイクロプロセ
ッサによりマルチ・タスク処理を行なう処理システムに
おいて、複数のタスクの処理実行の間のアイドル状態に
おいてメモリの試験を実行することが可能となるため、
メモリ試験のために特別に時間を確保する必要がなくな
り、かかる処理システムにおける処理及び試験の効率の
向上に資するほか、メモリ障害が逸早く検出されるため
処理システムの信頼性の向上にも貢献する。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
タイムチャート、第３図は本発明の実施例フロー図、第
４図は従来方式の構成図である。 図中、 １−＝−−−−−−−−−−−−−−−−−−−−マイ
クロプロセッサ２・−−−一一−−−−−−−−−−−
−−−一−−−一読出専用メモリ３−−−−−−−−−
−−−−−−−−−−−−−−−−ランダムアクセス・
メモリ４、〜４−ｐ　−−−−−−−・入出力装置５−
１〜５−ｎ−−−−−−−−・タスク６　−−−−−−
−−−−−−−−−−−−−−−−−一試験タスク７−
−−−−−−−−−−−−−−−−−−−−−−−−バ
スである。 座 １　　ＭＰＵ　　ｌ　　　　　ＲＯＭ　　ｌ　　　　　
　　ＲＡＭ　　１１　　　　　　　　　ＩＩ　　　　　
　　　　Ｉ　　　　　　　Ｉ　　　　　　　　　１１　
　　　　　　　　ＩＩ　　　　　　　　　Ｉ　　　　　
　　Ｉ　　　　　　　　　１Ｓス １１０　　　　　　　　　　　　　　　　　　Ｉ　１０
１　　　　　　　　　　　　　　　　　　　ｐ−ｑ−＊
　　　　　　　　　　　　　　　　　　　　　　　　　
４−５本発明の原理説明− 第１図 タスクｌ　　タスク２　　タスク３　−−−−−−−−
−−−一　　タスクｎ　　　試験タスク・・：　　　　
１　　　１　　１ 　　　　　　　　　１”　　　　　　　　　　　　　　
　　ｌ　　　　　　　　　　　　　　　　　　　　　　
　　　ｔｓ１ｔ・ ｔフ ｉ　　　　　　　　　　　　　　、。 ＋＋１ 本発明の実施例タイムチャート 第２図

【　プロダラ五楚月リロテ　】

１タスク１　実行トー−−一−ＳＩＩ −１タスク１　実行終了トール−Ｓ２　　　　　　　　
　　　　１試験タスク起動ト一一一一−ｓ４１ １　　　１次のアドレスのデータ続み出し　トールｓ５
ＩＩ　　　　　　１読み出したデータを退避ヒー一一〜
−ｓ６１１　　　　　１チェックデータ書き込み１−−
−−−−５７　　　　　　　　　　　体発明の実施例フ
ロー図 第３１ｉ１

Claims (1)

1. 【特許請求の範囲】 システムを処理するマイクロプロセッサ（１）と、該マ
   イクロプロセッサ（１）が処理を実行するためのプログ
   ラムを記憶する読出専用メモリ（２）と、前記処理の実
   行に必要なデータを記憶するランダムアクセス・メモリ
   （３）と、複数の入出力装置（４＿−＿１〜４＿−＿ｐ
   ）がコマンド、アドレス及びデータを転送する共通のバ
   ス（７）を介して接続されてなる処理システムにおいて
   、 前記読出専用メモリ（２）内に、 前記マイクロプロセッサ（１）が並行して処理を実行す
   るマルチ・タスク処理に適するように前記プログラムを
   分割して処理単位とした複数のタスク（５＿−＿１〜５
   ＿−＿ｎ）と、 プログラム上の実行順位が前記複数のタスク（５＿−＿
   １〜５＿−＿ｎ）の下位にあり、該複数のタスク（５＿
   −＿１〜５＿−＿ｎ）が前記マイクロプロセッサ（１）
   によって処理が実行されていないときに前記マイクロプ
   ロセッサ（１）に前記ランダムアクセス・メモリ（３）
   の全アドレスについて逐次チェックを行なう処理を実行
   させる試験タスク（６）を備え、 マルチ・タスク処理において複数のタスクの処理が実行
   されていないときにメモリ試験を行なうことを特徴とす
   るメモリ試験方式。