JPS60189542A - プロセツサ暴走検出方式 - Google Patents
プロセツサ暴走検出方式Info
- Publication number
- JPS60189542A JPS60189542A JP59044024A JP4402484A JPS60189542A JP S60189542 A JPS60189542 A JP S60189542A JP 59044024 A JP59044024 A JP 59044024A JP 4402484 A JP4402484 A JP 4402484A JP S60189542 A JPS60189542 A JP S60189542A
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- JP
- Japan
- Prior art keywords
- processor
- memory
- sum check
- area
- local
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プロセッサ暴走検出方式に関し、特に共有メ
モリを介して接続されたマルチプロセッサ・システムの
自動診断が可能なプ四セッサ暴走−勇−ｒ−＋＋ｉ−ｚ
珍ｔ−１■１吻□□□−ｈ優■か〔発明の背景〕 従来のプロセッサ・システムにおけるプロセッサ暴走検
出方法は、例えば特開昭５７−８６９５６号公報に示さ
れるよう忙、特別なハードウェア回路を用いて行ってい
たので、プロセッサが複′＃になると、プ田セッサ対応
に暴走検出のためのハードウェア回路が必要となる。す
なわち、グローバル・プロセッサと複数の田−カル・プ
ロセッサからなるマルチプロセッサ・システムでは、第
１図に示すように１メイン・メモリ１とグルーパル・プ
ロセッサ７が１つのＬＳＩに組み込まれ、各ローカル・
プロセッサ８もそれぞれ対応するローカル・メモリ２と
ともに各ＬＳＩに組み込まれている。
モリを介して接続されたマルチプロセッサ・システムの
自動診断が可能なプ四セッサ暴走−勇−ｒ−＋＋ｉ−ｚ
珍ｔ−１■１吻□□□−ｈ優■か〔発明の背景〕 従来のプロセッサ・システムにおけるプロセッサ暴走検
出方法は、例えば特開昭５７−８６９５６号公報に示さ
れるよう忙、特別なハードウェア回路を用いて行ってい
たので、プロセッサが複′＃になると、プ田セッサ対応
に暴走検出のためのハードウェア回路が必要となる。す
なわち、グローバル・プロセッサと複数の田−カル・プ
ロセッサからなるマルチプロセッサ・システムでは、第
１図に示すように１メイン・メモリ１とグルーパル・プ
ロセッサ７が１つのＬＳＩに組み込まれ、各ローカル・
プロセッサ８もそれぞれ対応するローカル・メモリ２と
ともに各ＬＳＩに組み込まれている。
この場合、グ田−バル・プロセッサ７はメイン・メモリ
１と他のすべてのＬＳＩのり一カル・メモリ２に対して
リード／ライトすることができるが、各ローカル・プロ
セッサ８は、各自に割り当てられた四−カル・メモリ２
をリード／ライトできるのみである〇 ゲ四−バル・プｖ：１士ツ廿７）−久ローカル拳プロセ
ッサ８は、それぞれ独立してプログラムを実行し、別個
のジョブを遂行するが、何らかの原因でｐ−カル・プば
セッサ８が障害を起したり、プログラム動作を生じたと
きには、それらを検出した後、そのプロセッサのみをシ
ステムから切り離す必要がある。
１と他のすべてのＬＳＩのり一カル・メモリ２に対して
リード／ライトすることができるが、各ローカル・プロ
セッサ８は、各自に割り当てられた四−カル・メモリ２
をリード／ライトできるのみである〇 ゲ四−バル・プｖ：１士ツ廿７）−久ローカル拳プロセ
ッサ８は、それぞれ独立してプログラムを実行し、別個
のジョブを遂行するが、何らかの原因でｐ−カル・プば
セッサ８が障害を起したり、プログラム動作を生じたと
きには、それらを検出した後、そのプロセッサのみをシ
ステムから切り離す必要がある。
しかし、グルーパル・プロセッサ７とローカル・プロセ
ッサ８は、それぞれ独立にプログラムを実行しており、
プログラム相互間は、直接連結されていないため、一方
のプログラムで他方のプログラムの暴走を検出すること
は、不可能である。そこで従来は、第１図に示すように
各ＬＳＩにハードウェア回路９を外付けし、常時各自の
プロセッサのプログラム動作を監視して、プログラム暴
走を検出したときグローバル・プロセッサ７にこれを報
告している。グルーパル・プロセッサ７からの指示によ
り、報告のあったハードウェア回路９を起動させ、その
ハードウェア回路９に接続されたＬＳＩの四−カル・プ
ロセッサ８を停止する。
ッサ８は、それぞれ独立にプログラムを実行しており、
プログラム相互間は、直接連結されていないため、一方
のプログラムで他方のプログラムの暴走を検出すること
は、不可能である。そこで従来は、第１図に示すように
各ＬＳＩにハードウェア回路９を外付けし、常時各自の
プロセッサのプログラム動作を監視して、プログラム暴
走を検出したときグローバル・プロセッサ７にこれを報
告している。グルーパル・プロセッサ７からの指示によ
り、報告のあったハードウェア回路９を起動させ、その
ハードウェア回路９に接続されたＬＳＩの四−カル・プ
ロセッサ８を停止する。
しかし、この方法では、プロセッサ８の暴走検出および
動作停止のために特別なハードウェア回路９が必要とな
る。したがつ゛（第３．＠４とプロセッサが増加した場
合、プロセッサ対応に暴走検出停止用のハードウェア回
路９が必要となり製品原価が高くなる欠点があった。
動作停止のために特別なハードウェア回路９が必要とな
る。したがつ゛（第３．＠４とプロセッサが増加した場
合、プロセッサ対応に暴走検出停止用のハードウェア回
路９が必要となり製品原価が高くなる欠点があった。
本発明の目的は、このような従来の欠点を除去し、特別
なハードウェア回路を使用せず、簡単かつ安価な方法に
より、マルチプロセッサのプログラム暴走を検出するこ
とができるプ四セッサ暴走検出方式を提供することにあ
る。
なハードウェア回路を使用せず、簡単かつ安価な方法に
より、マルチプロセッサのプログラム暴走を検出するこ
とができるプ四セッサ暴走検出方式を提供することにあ
る。
上記目的を達成するため、本発明のプロセッサ暴走検出
方式は、共有メモリを介して複数個のプロセッサが接続
されたマルチプＶセッサ・システムにおいて、各プロセ
ッサがリードできるメモリ・エリア内に１各プロセツサ
がサムチェックするエリアの先頭アドレスと最終アドレ
スを格納したサムチェック範囲指定テーブルを設け、各
プロセッサは該指定テーブルで指定された互いに異なる
プロセッサのプログラム等が格納されているメモリ・エ
リアをサムチェツタして、データの破壊を検出すること
に特徴がある。
方式は、共有メモリを介して複数個のプロセッサが接続
されたマルチプＶセッサ・システムにおいて、各プロセ
ッサがリードできるメモリ・エリア内に１各プロセツサ
がサムチェックするエリアの先頭アドレスと最終アドレ
スを格納したサムチェック範囲指定テーブルを設け、各
プロセッサは該指定テーブルで指定された互いに異なる
プロセッサのプログラム等が格納されているメモリ・エ
リアをサムチェツタして、データの破壊を検出すること
に特徴がある。
以下、本発明の一実施例を、第２図により説明する。第
２図において、メモリｌとり一カルメモリ２を総称して
グローバル・メモリと呼ぶ。グ四−バル・メモリ１，２
は互いに重複しないグローバル・メモリ・アドレスを持
っている。メモリ１は、バッファチーゾル・エリアｌ上
、サムチェック範囲指定テーブル１２、グ四−バル・コ
ントワール・プログラム１３およびローカル監視プログ
ラム１４からｌＲｍされている。ここで、バッファテー
ブル・エリア１１は、グ四−パル・プロセッサ７が処理
したデータを一時格納するエリアであり、サムチェック
範囲指定テープ＃１２は、グローバル・プロセッサ７が
サムチェック（サムチェックとは、メモリ１．２に格納
されているプログラム、チェックテーブル等の各エリア
のデータ内容の総合的なチェックをいう）を行うエリア
な指定するテーブルであり、グルーパル・コントロール
・プログラム１３はグ四−バル・プロセッサ７によって
実行されるプログラムであり、ジ−カル監視７’ Ｅｌ
グラム１４は、グローバル・プロセッサ７がローカル・
メモリ２を監視するためのプログラムである。
２図において、メモリｌとり一カルメモリ２を総称して
グローバル・メモリと呼ぶ。グ四−バル・メモリ１，２
は互いに重複しないグローバル・メモリ・アドレスを持
っている。メモリ１は、バッファチーゾル・エリアｌ上
、サムチェック範囲指定テーブル１２、グ四−バル・コ
ントワール・プログラム１３およびローカル監視プログ
ラム１４からｌＲｍされている。ここで、バッファテー
ブル・エリア１１は、グ四−パル・プロセッサ７が処理
したデータを一時格納するエリアであり、サムチェック
範囲指定テープ＃１２は、グローバル・プロセッサ７が
サムチェック（サムチェックとは、メモリ１．２に格納
されているプログラム、チェックテーブル等の各エリア
のデータ内容の総合的なチェックをいう）を行うエリア
な指定するテーブルであり、グルーパル・コントロール
・プログラム１３はグ四−バル・プロセッサ７によって
実行されるプログラムであり、ジ−カル監視７’ Ｅｌ
グラム１４は、グローバル・プロセッサ７がローカル・
メモリ２を監視するためのプログラムである。
一；Ｌ ｖｓ−カル・メモリ２は、ローカル・コントロ
ール・プログラム２１、バッファ・テーブル・エリア２
２、サムチェック範囲指定テーブル２３から構成されて
いる。ここで、ローカル・コントルール・プログラム２
１は、ローカル・プロセッサ８によって実行されるプロ
グラムであり、バッファ・テーブル・エリア２２は、ロ
ーカル・プロセッサ８が処理したデータを一時格納する
エリアであり、サムチェック範囲指定テーブル２３は、
田−カル・プロセッサ８がサムチェックを行うエリアを
指定するテーブルである。ローカル・メモリ制御回路δ
は、クロックパルス・ジェネレータ６からのタイミング
パルスにより、グローバルメモリゃバス３とローカルメ
モリ・バス養の接続または、切断を周期的に行っている
ため、グルーパル・プロセッサ７は、ローカルメモリ制
御回路δを経由してローカルメモリ２をアクセスするこ
とができるシステム構成となっている。
ール・プログラム２１、バッファ・テーブル・エリア２
２、サムチェック範囲指定テーブル２３から構成されて
いる。ここで、ローカル・コントルール・プログラム２
１は、ローカル・プロセッサ８によって実行されるプロ
グラムであり、バッファ・テーブル・エリア２２は、ロ
ーカル・プロセッサ８が処理したデータを一時格納する
エリアであり、サムチェック範囲指定テーブル２３は、
田−カル・プロセッサ８がサムチェックを行うエリアを
指定するテーブルである。ローカル・メモリ制御回路δ
は、クロックパルス・ジェネレータ６からのタイミング
パルスにより、グローバルメモリゃバス３とローカルメ
モリ・バス養の接続または、切断を周期的に行っている
ため、グルーパル・プロセッサ７は、ローカルメモリ制
御回路δを経由してローカルメモリ２をアクセスするこ
とができるシステム構成となっている。
第３図に本発明の特徴であるサムチェック範囲指定テー
ブル１２．２３の内容を示す。上記テーブル１２．２３
は、それぞれサムチェック・エリアを指定するテーブル
であり、サムチェックするエリアの先頭アドレスと最終
アドレスを格納する。
ブル１２．２３の内容を示す。上記テーブル１２．２３
は、それぞれサムチェック・エリアを指定するテーブル
であり、サムチェックするエリアの先頭アドレスと最終
アドレスを格納する。
先頭アドレス（Ａｌ〜人Ｎ）と最終アドレスＣＢｌ〜Ｂ
Ｎ）を１組として、複数組格納し、複数箇所のエリア（
８１−８Ｎ） 、例えばプロセッサにより書き替えるこ
とができないサムチェック範囲指示テーブル１２．２３
、グローバル−コントロール−プログラム１３、ローカ
ル・コントレール９プｐグラム２１、監視プログラム１
４等のエリアを指定する。
Ｎ）を１組として、複数組格納し、複数箇所のエリア（
８１−８Ｎ） 、例えばプロセッサにより書き替えるこ
とができないサムチェック範囲指示テーブル１２．２３
、グローバル−コントロール−プログラム１３、ローカ
ル・コントレール９プｐグラム２１、監視プログラム１
４等のエリアを指定する。
第２図、第３図において、グ四−バル・プロセッサ７は
１スケジユーリング（１周期）毎に動作するローカル監
視プログラム１４によって、サムチェック範囲指定テー
プ／Ｉ／１２で決められたエリアのサムチェックの実行
およびローカルメモリ２の監視を行う。サムチェックの
結果、エリアが破壊されていること（すなわち、サムチ
ェックエラー）を検出すれば、ローカルメモリ２内のバ
ッファ・テーブル・エリア２２に設けであるローカル・
プロセッサ８とのインターフェース用エリアに暴走検出
情報をセットし、グローバル・プロセッサ７は停止する
。またローカル・プロセッサ８は、１スケジユーリング
毎に、サムチェック範囲指定テーブル２３で決められた
ｐ−カルメモリ２上のエリアのサムチェックを実行する
。サムチェックの結果、エリアが破壊されていること（
すなわち、サムチェックエラー）を検出すれば、ローカ
ルメモリ２内のバッファ・テーブル・エリア２２に設け
であるグルーパル・プ奮セッサ７とのインターフェイス
用エリアに暴走検出情報をセットし、ローカル・プロセ
ッサ８は停止する。このように、第２図の実施例では、
（１）システムプログラム作成時のリンクおよびｐチー
９日ンのミス、（１）プログラムの不良などによるエリ
ア破壊のため忙起こるプログラムの異常処理および暴走
を検出することができる。
１スケジユーリング（１周期）毎に動作するローカル監
視プログラム１４によって、サムチェック範囲指定テー
プ／Ｉ／１２で決められたエリアのサムチェックの実行
およびローカルメモリ２の監視を行う。サムチェックの
結果、エリアが破壊されていること（すなわち、サムチ
ェックエラー）を検出すれば、ローカルメモリ２内のバ
ッファ・テーブル・エリア２２に設けであるローカル・
プロセッサ８とのインターフェース用エリアに暴走検出
情報をセットし、グローバル・プロセッサ７は停止する
。またローカル・プロセッサ８は、１スケジユーリング
毎に、サムチェック範囲指定テーブル２３で決められた
ｐ−カルメモリ２上のエリアのサムチェックを実行する
。サムチェックの結果、エリアが破壊されていること（
すなわち、サムチェックエラー）を検出すれば、ローカ
ルメモリ２内のバッファ・テーブル・エリア２２に設け
であるグルーパル・プ奮セッサ７とのインターフェイス
用エリアに暴走検出情報をセットし、ローカル・プロセ
ッサ８は停止する。このように、第２図の実施例では、
（１）システムプログラム作成時のリンクおよびｐチー
９日ンのミス、（１）プログラムの不良などによるエリ
ア破壊のため忙起こるプログラムの異常処理および暴走
を検出することができる。
なお、第２図の実施例では、ｐ−カル・プロセッサ８は
メモリの一部、つまり四−カル・メモリ２のみをリード
／ライトできる構成釦なっているが、田−カル・メモリ
制御回路５のスイッチ構成ヲ変更することＫより、ロー
カル・プロセッサ８からメモリ全部、つまりグローバル
・メモリｌもリード／ライトできるように変更できる。
メモリの一部、つまり四−カル・メモリ２のみをリード
／ライトできる構成釦なっているが、田−カル・メモリ
制御回路５のスイッチ構成ヲ変更することＫより、ロー
カル・プロセッサ８からメモリ全部、つまりグローバル
・メモリｌもリード／ライトできるように変更できる。
また、第２図では、グ四−バル・メモリｌと胃−カル・
メモリ２とに分離されているが、共有メモリとしてｌＷ
ｉ所Ｋｖ置装ることも可能であり、さら九サムチェック
範囲指定テーブル１２．２３は２箇所に分離して格納せ
ずに、１ｗＪ所Ｋまとめて格納することも勿論可能であ
る。
メモリ２とに分離されているが、共有メモリとしてｌＷ
ｉ所Ｋｖ置装ることも可能であり、さら九サムチェック
範囲指定テーブル１２．２３は２箇所に分離して格納せ
ずに、１ｗＪ所Ｋまとめて格納することも勿論可能であ
る。
以上説明したように１本発明によれば、各プロセッサが
サムチェック範囲指定テーブルで指定されたエリア内の
サムチェックを行うので、特別なハードウェア回路を設
ける必要がなく、簡単かつ安価にプ四グラム暴走を検出
することができる。
サムチェック範囲指定テーブルで指定されたエリア内の
サムチェックを行うので、特別なハードウェア回路を設
ける必要がなく、簡単かつ安価にプ四グラム暴走を検出
することができる。
第１図は従来のプ四セッサ暴走検出方法を示すプリンク
図、第２図は、本発明の一実施例を示すマルチプレセッ
サ・システムのブロック図、第３図はローカル・プロセ
ッサおよびグローバル・プロセッサの暴走を検出するた
めのグローバルメモリ１．２内に設けたサムチェック範
囲指定テーブルのメモリ割付図である。 １．２ニゲ四〜パル・メモリ （メイン・メモリとロー
カルメモリ）、３．４：バスライン（メイン・メモリ用
とり一カルメモリ用）１．５：ローカル・メモリ制御回
路、６：りリンク・パルス・ジェネレータ（ＣＰＧ）、
７：グローバル・プロセッサ、８：ローカル・プロセッ
サ、１２．２３ ：サムチェック範囲指定テーブル。
図、第２図は、本発明の一実施例を示すマルチプレセッ
サ・システムのブロック図、第３図はローカル・プロセ
ッサおよびグローバル・プロセッサの暴走を検出するた
めのグローバルメモリ１．２内に設けたサムチェック範
囲指定テーブルのメモリ割付図である。 １．２ニゲ四〜パル・メモリ （メイン・メモリとロー
カルメモリ）、３．４：バスライン（メイン・メモリ用
とり一カルメモリ用）１．５：ローカル・メモリ制御回
路、６：りリンク・パルス・ジェネレータ（ＣＰＧ）、
７：グローバル・プロセッサ、８：ローカル・プロセッ
サ、１２．２３ ：サムチェック範囲指定テーブル。
Claims (1)
- （ト）共有メモリを介して複数個のプロセッサが接続さ
れたマルチプロセッサ・システムにおいて、各プロセッ
サがリードできるメモリ・エリア内に１各プ四セツサが
サムチェックするエリアの先頭アドレスと最終アドレス
を格納したサムチェック範囲指定テーブルを設け、各プ
ロセッサは該指定テーブルで指定された互いに異なるプ
ロセッサのプログラム等が格納されているメモリ・エリ
アをサムチェックして、データの破壊を検出することを
特徴とするプロセッサ暴走検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044024A JPS60189542A (ja) | 1984-03-09 | 1984-03-09 | プロセツサ暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044024A JPS60189542A (ja) | 1984-03-09 | 1984-03-09 | プロセツサ暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189542A true JPS60189542A (ja) | 1985-09-27 |
Family
ID=12680086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044024A Pending JPS60189542A (ja) | 1984-03-09 | 1984-03-09 | プロセツサ暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189542A (ja) |
-
1984
- 1984-03-09 JP JP59044024A patent/JPS60189542A/ja active Pending
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