JPS63304333A - 情報処理装置 - Google Patents

情報処理装置

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Publication number
JPS63304333A
JPS63304333A JP62140305A JP14030587A JPS63304333A JP S63304333 A JPS63304333 A JP S63304333A JP 62140305 A JP62140305 A JP 62140305A JP 14030587 A JP14030587 A JP 14030587A JP S63304333 A JPS63304333 A JP S63304333A
Authority
JP
Japan
Prior art keywords
processor
slave
slave processor
processors
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62140305A
Other languages
English (en)
Inventor
Seiji Baba
馬場 清司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62140305A priority Critical patent/JPS63304333A/ja
Publication of JPS63304333A publication Critical patent/JPS63304333A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理¥A置に関し、特にマルチプロセッサ
化した情報処理装置におけるスレーブプロセッサの制御
方式に関する。
従来技術 従来、マルチプロセッサ化した情報処理装置においては
、スレーブプロセッサの一つに障害が発生し、そのスレ
ーブプロセッサがダウンした場合、診断機構を通じてハ
ードウェア的にスレーブプロセッサのクロックを停止さ
せスレーブプロセッサの処理動作を停止させるようにな
っていた。
このような従来の情報処理装置では、スレーブプロセッ
サがダウンした場合にこのスレーブプロセッサのクロッ
クを停止させ、スレーブプロセッサの処理動作を停止さ
せていたので、そのために必要とするハードウェア量が
大であり、スレーブプロセッサを停止させるための処理
に柔軟性がないという欠点がある。
また、上述のような処置を行わない場合にはスレーブプ
ロセッサの暴走により他のプロセッサの処理を破壊する
可能性があるという欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、スレーブプロセッサの暴走によって他の
プロセッサをダウンさせることなくマルチプロセッサ化
を実現することができ、ハードウェア吊を削減すること
ができる情報処理装置の提供を目的とする。
発明の構成 本発明による情報処理装置は、自プロセッサの処理動作
をストールさせる特定プログラムを格納する格納手段を
夫々有する複数のプロはツサと、前記複数のプロセッサ
のうち障害が発生したプロセッサに割込み信号を送出す
る送出手段と、前記送出手段からの前記割込み信号の入
力に応答して、前記障害が発生したプロセッサに対する
それ以降の割込み信号の入力を抑止する抑止手段とを有
し、前記抑止手段により前記障害が発生したプロセッサ
に対する割込み信号の入力を抑止して、前記障害が発生
したプロセッサに前記格納手段から読出された特定プロ
グラムを実行させるようにしたことを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
第1図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例による情報処理装置
は、マスクプロセッサ1と、複数のスレーブプロセッサ
2−1〜2−nと、割込みコントローラ3とにより構成
されている。
マスクプロセッサ1はバス11を介してスレーブプロセ
ッサ2−1〜2−n各々と接続されている。
また、割込みコントローラ3は制御信号バス12を介し
てマスクプロセッサ1からの制御信号を受信し、割込み
信号バス13−1〜13−nを介して各スレーブプロセ
ッサ2−1〜2−nに割込み信号を送出する。
第2図は第1図のスレーブプロセッサ2−1の構成を示
すブロック図である。スレーブプロセッサ2−1は中央
処理装置(以下CPUとする)21と、ファームウェア
(スレーブプロセッサ2−1のダウン時にCPU21に
行わせてCPtJ21の処理動作をストールさせる特定
プログラムを含む)を格納するメモリ22と、割込み信
号バス14を介して入力されるスレーブプロセッサ2−
1に対する割込み(スレーブプロセッサ2−1内部の割
込みを含む)を禁止するための割込みマスク23とによ
り構成されている。他のスレーブプロセッサ2−2〜2
−nもこのスレーブプロセッサ2−1と同様の構成とな
っている。
これら第1図と第2図とを用いて本発明の一実施例の動
作について説明する。
マスクプロセッサ1とスレーブプロセッサ2とはシステ
ムを構成し、バス11を通して互いに通信を行っている
このシステムにおいて、スレーブプロセッサ2−1に障
害が発生してダウンすると、マスクプロセッサ1は割込
みコントローラ3に対して制6Tl信号バス12を介し
て制御信号を送出する。割込みコントローラ3はこの制
御信号によりスレーブプロセッサ2−1に対しての割込
み信号を発生させる。
割込み信号バス13−1を介して入力された割込み信号
はスレーブプロセッサ2−1に割込みをおこすとともに
、割込みマスク23をオンして割込み信号バス14を介
して入力されるスレーブプロセッサ2−1に対する割込
みをすべて禁止する。
CPtJ21は割込み信号バス13−1を介して割込み
信号が入力されると、メモリ22に格納されているファ
ームウェアのうち特定アドレスからダウン時の処理のフ
ァームウェアを読出し、このファームウェアによりダウ
ン時の処理(特定プログラムの処理)を起動する。この
ダウン時の処理(たとえば、CPtJ21に必ず帰還す
る分岐命令の繰返し)の起動により、ダウン時の処理を
行うことでCPtJ21はストール状態となり、スレー
ブプロセッサ2−1ではダウン時の処理以外の処理は行
われなくなる。また、スレーブプロセッサ2−1に対す
る割込みは割込みマスク23ですべて禁止されているた
め、スレーブプロセッサ2−1は完全にシステムから切
離されることとなる。他のスレーブプロセッサ2−2〜
2−nに障害が発生してダランした場合も、同様にして
システムから切離される。
このように、複数のスレーブプロセッサ2−1〜2−n
のうち障害が発生したスレーブプロセッサ2−1に割込
み信号を送出し、この割込み信号の入力に応答してスレ
ーブプロセッサ2−1に対するそれ以降の割込み信号の
入力を抑止し、この割込み信号入力に応答して自プロセ
ッサの処理動作をストールさせる特定プログラムを起動
し、この特定プログラムをスレーブプロセッサ2−1に
実行させるようにすることによって、障害が発生したス
レーブプロセッサ2−1をシステムから切離すことがで
き、スレーブプロセッサの暴走によって他のプロセッサ
をダウンさせることなくマルチプロセッサ化を実現する
ことができる。また、スレーブプロセッサ2−1をシス
テムから切離す処理をファームウェアにより行うため、
ファームウェアを変えることによりスレーブプロセッサ
毎に異なった処理を行わせることができるので、ハード
ウェア員を削減することができる。
発明の詳細 な説明したように本発明によれば、複数のスレーブプロ
セッサのうち障害が発生したスレーブプロセッサに割込
み信号を送出し、この割込み信号の入力に応答して障害
が発生したスレーブプロセッサに対するそれ以降の割込
み信号の入力を抑止して、複数のスレーブプロセッサ各
々に格納された自プロセッサの処理動作をストールさせ
る特定プログラムを障害が発生したスレーブプロセッサ
に実行させるようにすることによって、スレーブプロセ
ッサの暴走によって他のプロセッサをダウンさせること
なくマルチプロセッサ化を実現することができ、ハード
ウェアSを削減することができるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例の構成を示すブロック図、第
2図は第1図のスレーブプロセッサの構成を示すブロッ
ク図である。 主要部分の符号の説明 1・・・・・・マスクプロセッサ 2−1〜2−n・・・・・・スレーブプロセッサ3・・
・・・・割込みコントローラ 13−1〜13−n・・・・・・割込み信号パス21・
・・・・・中央処理装置(CPtJ)22・・・・・・
メモリ 23・・・・・・割込みマスク

Claims (1)

    【特許請求の範囲】
  1. 自プロセッサの処理動作をストールさせる特定プログラ
    ムを格納する格納手段を夫々有する複数のプロセッサと
    、前記複数のプロセッサのうち障害が発生したプロセッ
    サに割込み信号を送出する送出手段と、前記送出手段か
    らの前記割込み信号の入力に応答して、前記障害が発生
    したプロセッサに対するそれ以降の割込み信号の入力を
    抑止する抑止手段とを有し、前記抑止手段により前記障
    害が発生したプロセッサに対する割込み信号の入力を抑
    止して、前記障害が発生したプロセッサに前記格納手段
    から読出された特定プログラムを実行させるようにした
    ことを特徴とする情報処理装置。
JP62140305A 1987-06-04 1987-06-04 情報処理装置 Pending JPS63304333A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62140305A JPS63304333A (ja) 1987-06-04 1987-06-04 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62140305A JPS63304333A (ja) 1987-06-04 1987-06-04 情報処理装置

Publications (1)

Publication Number Publication Date
JPS63304333A true JPS63304333A (ja) 1988-12-12

Family

ID=15265697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62140305A Pending JPS63304333A (ja) 1987-06-04 1987-06-04 情報処理装置

Country Status (1)

Country Link
JP (1) JPS63304333A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03179538A (ja) * 1989-12-08 1991-08-05 Hitachi Ltd データ処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03179538A (ja) * 1989-12-08 1991-08-05 Hitachi Ltd データ処理システム

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